Problemas de programación de Verilog

La creación de instancias entre los dos módulos que mencionaste está conectada gráficamente con líneas que te enseñaré.

Podemos dar un ejemplo sencillo:

Por ejemplo, hay dos módulos definidos como: módulo A y módulo B

El módulo A tiene una configuración de señal de salida . es: salida a1, a2;

El módulo B tiene una señal de entrada configurada en: entrada b1, b2;

Entonces, cuando necesitamos conectar a1, a2 a b1, b2 (. usar Si Debussy lo ve, es solo una conexión). Esto requiere crear una instancia de los dos módulos A y B. Específicamente, está escrito así:

B B_LianJie (

b1 ( a1) ,

b2 (a2)

)

Simplemente coloque este código al final del módulo A, antes de endmoudle.

Entre ellos, B_LianJie es el nombre de la creación de instancias que elegimos aleatoriamente, y B se refiere a llamar al módulo B para la creación de instancias.

Si desea colocar este código en el módulo B, debe llamar al módulo A para crear una instancia:

A A_LianJie (

a1 (b1) ,

a2 (b2)

)

Esto conecta los dos módulos que necesitamos conectar entre sí. Es lo mismo si hay más señales. Continuar Simplemente complete. la correspondencia de señal entre paréntesis.

Si aún no lo entiendes, puedes seguir preguntándome. Llevo 2 años haciendo diseño verilog, jaja.