¿Cuánto tiempo tardará en estar disponible comercialmente el embalaje SOC 3D para teléfonos móviles?

Feallada durante 5 años.

Hasta ahora, en el campo de los chips IC, SoC (system-on-chip) es el chip más avanzado; en el campo del empaquetado de IC, SiP (system-on-package) es el más avanzado; paquete. SiP cubre SoC, SoC simplifica SiP. SiP tiene muchas definiciones y explicaciones. Una de ellas es un paquete de sistema en 3D apilado de múltiples chips (paquete System-in-3D), un paquete en el que dos o más chips desnudos interconectados se apilan en la dirección de avance. chip SIP enfatiza El paquete contiene la funcionalidad de un determinado sistema. El empaque 3D solo enfatiza el apilamiento de múltiples chips en la dirección de avance del chip. Hoy en día, el empaque 3D se ha desarrollado desde el apilamiento de chips hasta el apilamiento de paquetes, ampliando la connotación del empaque 3D. (1) Los teléfonos móviles son el principal motor para acelerar el desarrollo de los envases 3D. Los teléfonos móviles han evolucionado desde la gama baja (llamadas y envío y recepción de mensajes cortos) hasta la gama alta (pueden tomar fotografías, TV, radio, MP3, pantalla a color, vibración polifónica, Bluetooth y juegos, etc.), y requieren que los teléfonos móviles sean de tamaño pequeño, livianos y tengan muchas funciones. Por esta razón, los chips de teléfonos móviles de alta gama deben tener una gran capacidad de memoria. En 2005, se requirieron 256 Mb de almacenamiento de código y 1 Gb de almacenamiento de datos; en 2006, se requirieron 1 Gb de almacenamiento de código y 2 Gb de almacenamiento de datos, por lo que nacieron los paquetes de chips apilados (SDP), como los paquetes de múltiples chips (MCP) y los paquetes de tamaño de chips apilados. (SCSP); [1] (2) Se requiere una gran cantidad de interconexiones de largo alcance en el empaquetado 2D, lo que resulta en un aumento en el retardo RC del circuito. Para aumentar la velocidad de transmisión de la señal, se debe reducir el retraso de RC. Las interconexiones verticales de corto alcance de los paquetes 3D se pueden utilizar para reemplazar las interconexiones de largo alcance de los paquetes 2D; (3) Las interconexiones de cobre, las capas dieléctricas de baja k y el CMP se han convertido en un proceso estándar en la tecnología CMOS actual. A medida que los tamaños de las características de los chips entran en la escala nanométrica, los requisitos para las capas dieléctricas de baja k son cada vez mayores, y se espera utilizar capas dieléctricas puras de baja k (k<2,8). Sin embargo, contrariamente a lo esperado, el ITRS retrasó tres veces el cambio a la capa de medios de baja k (tres nodos). En un seminario organizado por la Alianza Sematech a finales de 2003, los participantes creían que la investigación sobre materiales de baja k para mejorar las superficies de interconexión de circuitos integrados podría estar acercándose a un límite práctico, y que se debería prestar más atención a mejorar el diseño y la fabricación de capas dieléctricas de baja k en el futuro, lo que indica la dificultad de implementar un SoC. Estas son tres razones para desarrollar packaging 3D. Desde entonces, los envases 3D se han multiplicado.