¿Cómo utilizar Verilog para diseñar un contador decimal con terminal de control de reinicio asíncrono y terminal de control de activación de reloj?

Contador base 20:

módulo 20_counter(in, out, clk, rst, en);

entrada [4:0]in;

p>

salida [4: 0]out;

input clk, rst, en

siempre@(posedge clk o negedge rst)

comenzar

if(!rst)

outlt;=5'b0;

si no(!en)

outlt;= out;

else if(out==5'b10011) //20 contador base, 0-19

outlt;=5'b0;

else

outlt;=out 1;

fin

endmodule