código fuente de prueba de código fuente de contador de resta de 4 bits verilog y código de prueba de código fuente de medio sumador
módulo sub(
entrada clk,
entrada primero,
salida reg[3:0] recuento
);
siempre @(posedge clk o posedge rst)
comenzar
if(rst)begin
contar<=4'b0;
fin
si no comenzar
recuento<=count+1'b1;
fin
fin
módulo final