¿Cómo entender las interrupciones de desbordamiento y desbordamiento de UART TX? ¿Cómo entiende el desbordamiento y el desbordamiento de RX?

En primer lugar, espero que tengas el concepto de registro quince. Puede considerarlo como una tubería de agua, en la que se pueden escribir datos y leerlos cuando sea necesario. Tanto el puerto Rx como el TX pueden operar esta tubería de agua. Cuando la tubería de agua está llena, por supuesto, no se puede escribir más en ella (desbordamiento, cuando la tubería de agua está vacía, por supuesto, no se puede leer nada); (desbordamiento insuficiente);

Entonces, al enviar, si el registro FIFO está lleno, no se puede escribir más, y luego el envío de datos provocará una interrupción por desbordamiento;

Al recibir, si el FIFO está vacío, no se puede realizar ninguna lectura y se producirá una interrupción por desbordamiento al volver a leer;

El tamaño del FIFO se determina cuando se prepara el registro. Se puede completar utilizando una descripción de hardware. Algunos dispositivos programables como FPGA y PSOC de Cypress pueden modificar su tamaño.

En cuanto a la arquitectura, la implementación de FIFO es relativamente fácil. Si busca métodos de diseño de FIFO en línea, hay muchos. Sólo preste atención a la configuración de las señales de apretón de manos y de interrupción.

En cuanto a "se permite el desbordamiento al enviar y también es posible el desbordamiento al recibir", ¿qué entiende?