¿Cuáles son las similitudes y diferencias entre VHDL y VerilogHDL?

Verilog HDL y VHDL son lenguajes de descripción de hardware utilizados para el diseño lógico y ambos se han convertido en estándares IEEE. VHDL se convirtió en estándar IEEE en 1987 y Verilog HDL se convirtió oficialmente en estándar IEEE en 1995. La razón por la que VHDL se convirtió en un estándar IEEE antes que Verilog HDL es porque VHDL fue desarrollado por una organización militar de EE. UU., mientras que Verilog HDL pasó de ser propiedad privada de una empresa privada ordinaria a convertirse en IEEE. El nombre completo en inglés de VHDL es VHSIC HARDWARE DESCRIPTION Language, y VHSIC es la abreviatura de Very High Speed ​​​​Integrated CIRCUIT, que significa circuito integrado de muy alta velocidad, por lo que la traducción china precisa de VHDL es... Hardware. Lenguaje de descripción para circuitos integrados de alta velocidad. Como lenguajes para describir el diseño de circuitos de hardware, Verilog HDL y VHDL tienen las mismas características: pueden abstraer formalmente el comportamiento y la estructura del circuito, admiten la descripción de niveles y alcances en el diseño lógico y pueden tomar prestada la exquisita estructura de alta Lenguajes de nivel para simplificar la descripción del comportamiento del circuito, tiene un mecanismo de simulación y verificación del circuito para garantizar la exactitud del diseño, admite la conversión integral de la descripción del circuito de alto nivel a bajo nivel y la descripción del hardware no tiene nada. que ver con el proceso de implementación (los parámetros relevantes del proceso se pueden incluir a través de los atributos proporcionados por el lenguaje), facilitar la gestión de documentos, fácil de entender y reutilizar el diseño. Sin embargo, Verilog HDL y VHDL tienen sus propias características. Desde que Verilog HDL se lanzó en 1983 y se ha utilizado durante casi veinte años, Verilog HDL tiene una comunidad de diseño más amplia y recursos maduros. En comparación con VHDL, la mayor ventaja de Verilog HDL es que es un lenguaje de descripción de hardware que es muy fácil de dominar. Siempre que exista una base de programación en lenguaje C, después de veinte horas de estudio y un período de operación práctica, el. El lector medio puede dominar esta técnica de diseño en tres meses. Es más difícil dominar la tecnología de diseño VHDL. Esto se debe a que VHDL no es muy intuitivo y requiere una base en programación Ada. Generalmente se cree que se requiere al menos medio año de capacitación profesional para dominar la tecnología de diseño básica de VHDL. Las versiones actuales de Verilog HDL y VHDL también difieren en su cobertura del modelado abstracto a nivel de comportamiento. En general, se cree que Verilog HDL es ligeramente peor que VHDL en términos de abstracción a nivel de sistema, pero mucho mejor que VHDL en la descripción del circuito de conmutación a nivel de puerta. El proceso completo de desarrollo de PLD/FPGA usando el lenguaje VHDL/VerilogHD es: 1. Edición de texto: puede usar cualquier editor de texto o puede usar un entorno de edición HDL dedicado. Por lo general, los archivos VHDL se guardan como archivos .vhd y los archivos Verilog se guardan como archivos .v 2. Simulación funcional: transfiera el archivo al software de simulación HDL para una simulación funcional y verifique si la función lógica es correcta (también llamada presimulación, (que se puede omitir para diseños simples) En este paso, la simulación de tiempo solo se realiza después de completar el cableado) 3. Síntesis lógica: transfiera los archivos fuente al software de síntesis lógica para la síntesis, es decir, sintetice el lenguaje al booleano más simple. relación de conexión de señal y expresión. El software de síntesis lógica generará archivos estándar de la industria EDA .edf (edif). 4. Colocación y enrutamiento: transfiera el archivo .edf al software proporcionado por el fabricante del PLD para el enrutamiento, es decir, coloque la lógica diseñada en el PLD/FPGA. 5. Simulación de temporización: es necesario utilizar los parámetros precisos obtenidos en. La ubicación y el enrutamiento, y el software de simulación de uso verifican la sincronización del circuito.

(También llamado post-simulación) 6. Descarga de programación: después de confirmar que la simulación es correcta, descargue el archivo en el chip. Por lo general, el proceso anterior se puede completar en las herramientas de desarrollo (como MAXPLUSII, Foundation, ISE) proporcionadas por el. Fabricante de PLD/FPGA, pero muchos software de desarrollo PLD integrados solo admiten un subconjunto de VHDL/Verilog, lo que puede provocar que algunas sintaxis no se puedan compilar. Si se utilizan herramientas HDL dedicadas para ejecutarlas por separado, el efecto será mejor. , muchas empresas que venden herramientas de desarrollo HDL dedicadas no tendrán razón de existir.