La transformación de los ingenieros de verificación de nivel básico a profesional
En primer lugar, novato
Un estado común para muchos autodidactas y estudiantes en las primeras etapas de su carrera. cambio: están familiarizados con ciertos conceptos básicos de circuitos digitales y comprenden los conceptos básicos del diseño digital; pueden leer verilog, escribir verilog simple, flip-flop D, etc.; pueden leer instrucciones simples y comprender los requisitos del manual del producto y los requisitos funcionales; .
En segundo lugar, emergente.
TV uvm (primeros 3-6 meses), esta es la recomendación de la mayoría de trabajadores de dv. En la actualidad, salvo algunas posiciones en grandes empresas extranjeras que utilizan c para la energía fotovoltaica, se puede decir que la uvm se ha convertido en moneda fuerte. En esta etapa, no es necesario que sea competente, pero puede usarlo. No es necesario configurar un entorno, pero sí es necesario poder configurar escenas.
En tercer lugar, mejorar cada vez más
Maneje todo el proceso de todo el módulo, desde el lanzamiento hasta la congelación RTL, el gatesim, la salida en cinta y la posproducción. UVM no es difícil para ti en este momento. Aunque ocasionalmente serás bloqueado debido a algunas características extrañas en UVM, la mayor parte del tiempo estarás pensando en escenas límite y cómo mejorar la cobertura.
Usted mismo ha podido depurar algunas lagunas de diseño simples y dar sugerencias de modificación. Estará muy disgustado con los errores administrativos del diseñador. Pasará mucho tiempo estudiando las especificaciones de diseño y ocasionalmente mirará el código fuente de uvm. Descubrirá que UVM es realmente poderoso y que muchos libros que presentan UVM no pueden cubrir todos los escenarios de aplicación.
En este momento, lo que más le preocupa es cómo garantizar la integridad y confiabilidad de la verificación antes de la fecha límite, cómo hacer que un caso de prueba genere aleatoriamente tantas situaciones complejas como sea posible y cómo hacer que todo el entorno altamente automatizado, cómo escribir secuencias de manera elegante y más.
Cuarto, entra en la habitación.
No te resultará difícil completar un módulo medio antes de la fecha límite. Siempre estará preocupado por el impacto de la modificación RTL en el entorno y los ejemplos que ha utilizado, y siempre sentirá que el entorno que creó la última vez no era lo suficientemente perfecto. Implementará la validación basada en cobertura a su manera. Es tan fácil para usted escribir entornos y crear casos de uso que incluso podría pensar que es un trabajo manual.
Encontrará algunos aspectos poco razonables en el diseño, por ejemplo, Fifo en realidad no tiene un mecanismo de contrapresión, la cantidad de protuberancias admitidas no es suficiente y el ancho de banda de datos no cumple con los requisitos. algunos casos. Dedicará más tiempo a mejorar el plan de pruebas y prestará más atención a la arquitectura y al flujo de datos de nivel superior.
Si no está satisfecho con la simulación basada en UVM, utilizará otros métodos de verificación, como una combinación de verificación formal y aserciones para verificar el control de flujo y el arbitraje de acceso múltiple. Al mismo tiempo, usted se está volviendo cada vez más "vago" y sus requisitos de automatización son cada vez mayores.