¿Cuál es la diferencia entre la división de frecuencia entera y la división de frecuencia decimal del bucle de bloqueo de fase?

Los bucles de bloqueo de fase como generadores de reloj se utilizan cada vez más en los chips SOC en esta etapa, y se han desarrollado aún más los bucles de bloqueo de fase de alta precisión y baja potencia. Sin embargo, debido a las características del propio circuito de bucle de bloqueo de fase entero tradicional, su resolución de frecuencia de salida es baja y no puede cumplir con los requisitos de algunos sistemas que requieren una frecuencia de salida de alta resolución. En este caso, los bucles fraccionarios de bloqueo de fase se utilizan ampliamente debido a su alta resolución de frecuencia de salida. \x0d\Como componente principal de la síntesis de frecuencia, el bucle de bloqueo de fase se compone de un detector de fase (PD), un filtro de bucle (LPF), un oscilador controlado por voltaje (VCO) y un divisor N programable. De acuerdo con los diferentes métodos de valor del divisor de frecuencia 1/N, existen dos formas principales de bucle de bloqueo de fase de síntesis de frecuencia: bucle de bloqueo de fase de división de frecuencia entera y bucle de bloqueo de fase de división de frecuencia fraccionaria. Cuando N es un número entero, es un bucle bloqueado de fase de división de frecuencia entera; cuando N es un decimal, es un bucle bloqueado de fase de división de frecuencia fraccionaria [1]. \x0d\1 Bucle bloqueado de fase de división de frecuencia entera\x0d\El bucle bloqueado de fase de división de frecuencia entera está conectado externamente a una señal de frecuencia fija f OS C. Después de dividir por 1/R, se obtiene la frecuencia de detección de fase f PD. El oscilador f VCO se pasa por 1/N se divide en frecuencia y fase detectada con f PD. En este bucle, sea f CH la resolución de frecuencia. Una vez bloqueado el bucle, la relación entre f VCO y f OSC es la siguiente: fVCO = fOSC × NR Considerando las características del ruido de fase de la señal de salida, se espera aumentar la frecuencia del detector de fase f PD tanto como sea posible. minimizar el valor de N. Debido a que N es un número entero, la frecuencia del detector de fase f PD se puede seleccionar para que tenga una resolución de frecuencia máxima f CH. La fórmula de cálculo de la frecuencia del detector de fase f PD es la siguiente: f PD = MCD (f OC, f CH) donde MCD (x, y) representa el máximo común divisor de xey[1]. \x0d\2 Bucle bloqueado de fase de división de frecuencia fraccionaria\x0d\En el modo de trabajo del bucle bloqueado de fase de división de frecuencia fraccionaria, N se establece en un decimal, que se puede expresar mediante la siguiente fórmula N = N INT +FnumFden donde N INT representa el parte entera del valor N, Fnum representa el numerador y Fden representa el denominador. Por lo tanto, la fórmula de cálculo de la frecuencia de detección de fase del bucle de bloqueo de fase de división de frecuencia fraccionaria es f PD = GCD (f OSC, f CH × Fden). Comparando los métodos de trabajo de los bucles de bloqueo de fase de división de frecuencia entera y fraccionaria, No es difícil ver que en el modo de bloqueo de fase de frecuencia bloqueada, la síntesis de frecuencia de alta frecuencia y pequeños pasos no se puede lograr en un solo bucle, y se requieren múltiples bucles para lograrlo. Este problema se puede resolver en el modo de bloqueo de fase por división de frecuencia fraccionaria [1].