vídeo tutorial de Labview

módulo contr_1(lod, clk, aq, qa, d); //Inicio del módulo

input[7:0] aq //Ingrese un solo byte aq

input clk; // Señal de reloj de entrada

salida reg[7:0] qa; //La salida 8 es tipo de registro

salida reg[11:0]d; //Tipo de registro de salida de 12 bits

output reg lod; //Tipo de registro de salida

reg [1:0] qc //2 es el tipo de registro qc

initial begin qa='h19; d='b001100001100; end //Inicializar qa, d

always @(negedge clk) // Las declaraciones debajo de esto siempre se ejecutan en el flanco descendente de el reloj

comienza si (aq==0) lod=0; //

else lod=1; finaliza //Finaliza este proceso

siempre @ (negedge lod) // El flanco descendente de LOD ejecuta la declaración debajo de esto siempre

comenzar qc=qc 1; //Obtener el valor de qc

case (qc) // Ejecute la instrucción CASE

0: comenzar qa='h19; d='b001100001100; end //qc=0

1: comenzar qa='h03; fin //qc=1

2: comienza qa='h09; d='b100001100001; final //qc=2

3: comienza qa='h03; b100010100010; end //qc=3

default: qa='h00; otros valores

endcase //Finalizar caso

end //Finalizar este proceso

endmodule //Finalizar módulo