Acabo de aprender FPGA y escribí una división de frecuencia de entrada de reloj de 80 MHZ con una pantalla LED que parpadea durante un segundo. ¡Por favor dame algún consejo!
Parece haber muchos errores ~~~
módulo parpadeado(clk,reset,led)
entrada clk,reset;
salida [2: 0]led;
reg [31:0]contador;
asignar led[0]=(contador < 40000000 )?0:1 // 0.5Hz
asignar led[1]=(contador < 40000000 )?1:0;
asignar led[2]=(contador < 20000000 || (( contador > 40000000 ) && (contador < 60000000) ))?0 :1; // 0,25 Hz
siempre @ (clic pospuesto o reinicio negedge)
comenzar
si (~ restablecer)comenzar
led_r <= 3'b111;
contador <= 32'h0000_0000;
fin
else if ( contador < 32'd ) // 80MHz - > 12.5ns
// Contador 12.5ns + 1'b1;
end
endmodule