Cómo utilizar ISE System Generator y Matlab para desarrollar conjuntamente FPGA
Hola, estaré encantado de responder a tu pregunta.
1. Problema con la versión del software
Matlab tiene una restricción de versión, es decir, ISE/System Generator12.1 solo puede admitir completamente Maltab2009a/b y solo puede admitir Maltab2010a en versión beta.
La versión de ISE es Xilinx ISE Design Suite 12.1 (Consejo: System Generator12.1 está incluido en el directorio ISE_DS\ISE\sysgen, pero no se puede encontrar el famoso componente AccelDSP. Se dice que el proyecto AccelDSP está suspendido, no está claro (se supone que la razón específica es el ajuste estratégico).
Observaciones:
ACCEL DSP es realmente muy útil, pero ISE12.1 y versiones posteriores ya no admiten este software, por lo que se recomienda buscar alternativas.
Además, la diferencia entre la herramienta de codificación HDL de generación de Matlab y ACCEL DSP es que ACCEL DSP puede generarlo escribiendo directamente el archivo .m, pero en Matlab hay que usar simulink, lo cual es más problemático. . .
2. Instalación del software
La primera es instalar Matlab. Lo que se debe tener en cuenta aquí es que la ruta de instalación de Matlab debe comenzar con inglés y puede contener números en el medio; , no debe haber espacios en la ruta (parece que los espacios están bien); de lo contrario, System Generator no podrá reconocer la ruta de Matlab.
Luego instale ISE 12.1. Una vez completado, haga clic en "System Generator MATLAB Configurator" en "C:\Documents and Settings\All Users\Start Menu\Programs\Xilinx ISE Design Suite 12.1". correctamente, System Generator reconocerá Maltab; de lo contrario, deberá seleccionar manualmente la ruta a Maltab.
Abra Matlab → Simulink y podrá encontrar el navegador de biblioteca Simulink a la izquierda. Aparecen tres menús de caja de herramientas de Xilinx: Xilinx. Blocket, Xilinx Reference Blockset, XilinxBlockset
Si es la primera vez que abre el menú de la caja de herramientas de Xilinx, hay un proceso para establecer el caché de Xilinx, que lleva mucho tiempo. Piénselo como el de la computadora. animación suspendida.
4. Breve descripción del proceso de desarrollo
En primer lugar, cada proyecto debe tener una caja de herramientas System Generator (en Xilinx Blocket-tools), que se puede configurar aquí:
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[1]. Los tipos de proyectos generados por System Generator, como proyectos ISE, proyectos EDK, etc., pueden incluso producir directamente archivos de configuración .bit
[2]. Incluyendo empaquetado, velocidad, etc.;
[3]. Ruta de salida del generador del sistema (carpeta);
[4]. Herramientas integrales (como XST, Synplify, etc.) a menudo no se encuentran Para sintetizar, solo use XST);
[5]. Selección del lenguaje de programación: solo VHDL y Verilog HDL;
[6]. archivos de prueba;
[7]. Configure el reloj FPGA y seleccione el modo de administración del reloj. La configuración del pin del reloj se proporciona aquí, pero no debe completarla primero, de lo contrario habrá muchas advertencias. en la síntesis posterior, si se selecciona el método DCM, solo puede admitir dispositivos Virtex4\5 (se le solicita al compilar con Spartan3 y 3E; es extraño por qué los últimos dispositivos Spartan6 y Virtex6 no son compatibles);
[8]. El último paso es seleccionar el ciclo de simulación de Simulink y el modo de visualización de cada módulo (por ejemplo, seleccione predeterminado para mostrar el valor predeterminado de cada módulo, seleccione Frecuencia de muestreo para mostrar la frecuencia del reloj en el pines de entrada y salida de cada módulo, como 50MHz, 10MHz, etc.).
Después de completar la configuración del Generador del Sistema, los pasos restantes para construir y ejecutar el entorno de simulación son los mismos que los de las aplicaciones Simulink ordinarias, excepto que el módulo debe arrastrarse fuera del menú Xilinx para ser implementado físicamente (Es decir, síntesis correspondiente a la conexión entre otros módulos en la biblioteca Simulink y el módulo Xilinx, Gateway In y Gateway Out se utilizan como interfaces).
Después de construir todo el sistema, conecte las variables que deben observarse al osciloscopio a través de Gateway Out, haga clic en el botón Ejecutar de Simulink y podrá observar los resultados. El mecanismo de error de System Generator es muy estricto. Incluso si el número de bits de datos es incorrecto, la simulación se detendrá y se informará un error.
Después de que la simulación sea correcta, puede ejecutar más operaciones, como llamar a Modelsim para la simulación (se ha generado automáticamente un archivo .do en la carpeta de salida de System Generator), llamar a Resource Estimator para estimar recursos ( el proceso es relativamente largo), porque requiere síntesis y otros procesos), etc. Una vez completado, haga clic en generar en la caja de herramientas del Generador del sistema para generar el proyecto ISE (.xise) en la carpeta de salida.
Abra el proyecto ISE de producción y la siguiente operación no es diferente de lo habitual, excepto que todos los códigos aquí se generan automáticamente :). Por supuesto, otra cosa que necesita una explicación especial es que el archivo de restricciones en el proyecto generado solo tiene restricciones de tiempo y no tiene restricciones de pin (aunque no hay restricciones de pin, también puede sintetizar, mapear y generar archivos de descarga, lo cual es un poco extraño) . Puede agregar entradas, salidas y señales al proyecto y luego asignar pines en Floorplan. Después de que los archivos de síntesis, mapeo y descarga se generen y programen en PROM, se puede ejecutar.
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