Preguntas del examen escrito de aplicación, electricidad y automatización
Circuito digital
1. ¿Cuál es la diferencia entre circuito síncrono y circuito asíncrono? (Shilan Microelectronics)
2. ¿Qué son la lógica sincrónica y la lógica asincrónica? (Prueba escrita de Hanwang)
La lógica de sincronización significa que existe una relación causal fija entre los relojes. La lógica asincrónica significa que no existe una relación causal fija entre los relojes.
3. ¿Qué es la lógica "Y cableada" y cuáles son los requisitos específicos en términos de características de hardware para implementarla? (Prueba escrita de Hanwang)
La lógica AND de línea es la función de conectar dos señales de salida para lograr AND. En términos de hardware, se deben usar puertas OC para implementarlo. Si no se usan puertas OC, la corriente del sumidero puede ser demasiado grande y las puertas lógicas pueden quemarse. Al mismo tiempo, se debe agregar una resistencia pull-up al puerto de salida.
4. ¿Qué son el tiempo de configuración y de espera? (Examen escrito de Hanwang)
5. La diferencia entre tiempo de preparación y tiempo de espera (Puente Nanshan)
6. la señal está retrasada. (Desconocido)
7. Explique la violación del tiempo de preparación y espera, haga dibujos y explique la solución. (VIA
2003.11.06 Preguntas de prueba escritas de Shanghai)
El tiempo de configuración/espera es el requisito de tiempo entre la señal de entrada y la señal de reloj del chip de prueba. El tiempo de configuración se refiere al tiempo que tardan los datos en estabilizarse antes de que llegue el flanco ascendente de la señal del reloj del flip-flop. La señal de entrada debe llegar al chip T antes del flanco ascendente del reloj (si el flanco ascendente es válido). Este T es el tiempo de configuración. Si no se cumple el tiempo de configuración, no se pueden ingresar los datos. en el flip-flop mediante este reloj y solo se puede ingresar en el siguiente reloj. En el flanco ascendente, se pueden ingresar datos en el flip-flop. El tiempo de espera se refiere al tiempo que tardan los datos en estabilizarse después de que llega el flanco ascendente de la señal del reloj del flip-flop. Si el tiempo de espera no es suficiente, no se pueden ingresar datos en el disparador.
Tiempo de configuración y tiempo de espera. El tiempo de establecimiento es el tiempo que la señal de datos necesita para permanecer sin cambios antes del flanco del reloj. El tiempo de espera se refiere al tiempo que la señal de datos necesita permanecer sin cambios después del flanco de transición del reloj. Si no se cumplen los tiempos de configuración y espera, DFF no podrá muestrear correctamente los datos y se producirá metaestabilidad. Si la señal de datos excede los tiempos de configuración y retención antes y después de que se active el flanco del reloj, el exceso se denomina margen de configuración y margen de retención, respectivamente.
8. Hable sobre su comprensión de la competencia y el riesgo en la lógica digital y dé ejemplos de cómo eliminar la competencia y el riesgo. (Shilan Microelectronics)
9. ¿Qué es el fenómeno de la competencia y la asunción de riesgos? ¿Cómo juzgar? ¿Cómo eliminar? (Examen escrito de Hanwang)
En lógica combinacional, debido a diferentes retrasos en la ruta de la señal de entrada de la puerta, el tiempo de llegada inconsistente a la puerta se llama competencia. Producir fallos se llama aventura. Si hay señales opuestas en la expresión booleana, puede producirse competencia y asunción de riesgos. Solución: una es agregar un término de eliminación booleana y la otra es agregar un capacitor fuera del chip.
10. ¿Conoces esos niveles lógicos de uso común? ¿Se pueden interconectar directamente los niveles TTL y COMS? (Prueba escrita de Hanwang)
Niveles lógicos de uso común: 12 V, 5 V, 3,3 V; TTL y CMOS no se pueden interconectar directamente, porque TTL está entre 0,3 y 3,6 V, mientras que CMOS está entre 12 V. Algunos de ellos sí. a 5V. Las salidas CMOS conectadas a TTL se pueden interconectar directamente. Cuando TTL está conectado a CMOS, es necesario agregar una resistencia pull-up al puerto de salida para conectarlo a 5 V o 12 V.
11. Cómo solucionar la metaestabilidad. (Prueba escrita de Philips-Datang)
La metaestabilidad significa que el disparador no puede alcanzar un estado confirmable dentro de un período de tiempo específico. Cuando un flip-flop entra en un estado metaestable, es imposible predecir el nivel de salida de la unidad, ni cuándo la salida se estabilizará en un nivel correcto.
. Durante este período estable, el flip-flop genera algún nivel intermedio, o puede estar en un estado oscilante, y este nivel de salida inútil puede caer en cascada a lo largo de los distintos flip-flops en la ruta de la señal.
12. La diferencia entre reinicio sincrónico y reinicio asíncrono en el diseño de circuitos integrados. (Puente de Nanshan)
13. Características de las máquinas de estados MOORE y MEELEY. (Puente de Nanshan)
14. En el diseño de dominios de tiempo múltiple, cómo procesar señales en dominios de tiempo. (Puente de Nanshan)
15. Dado el tiempo de configuración y retención de reg, encuentre el rango de retardo de la lógica combinacional intermedia. (Examen escrito Philips-Datang)
Retraso 16 El período del reloj es T, y el tiempo máximo de configuración del flip-flop D1 es T1max y el el mínimo es T1min. El retardo máximo del circuito lógico combinacional es T2max y el retardo mínimo es T2min. Pregunta, ¿qué condiciones deben cumplirse para el tiempo de configuración T3 y el tiempo de retención del flip-flop D2? (Huawei Wei) 17 Dado un diagrama de un circuito secuencial general, que incluye Tsetup, Tdelay, Tck->q y retraso del reloj, escriba la decisión Determina los factores del reloj máximo y da la expresión. (VIA 2003.11.06 Preguntas del examen escrito de Shanghai) 18. Hable sobre las ventajas y desventajas de la simulación de sincronización estática y dinámica. (VIA 2003.11.06 Preguntas del examen escrito de Shanghai) 19. Un Mux de cuatro niveles, en el que la señal de segundo nivel es la señal clave. Cómo mejorar la sincronización. (VIA 2003.11.06 Preguntas de prueba escritas de Shanghai) 20 Dado un diagrama a nivel de puerta y el retraso de transmisión de cada puerta, pregunte cuál es la ruta crítica. dar entrada, haciendo que la salida dependa de la ruta crítica. (Desconocido) 21. Mapa de Karnaugh de simplificación de circuitos digitales en términos de lógica, temporización (diferencia entre síncrono y asíncrono), varios tipos de flip-flops (diferencias, ventajas puntos). ), todo sumador, etc. (Desconocido) 22. Utilice el mapa de Karnaugh para escribir expresiones lógicas. (VIA 2003.11.06 Preguntas del examen escrito de Shanghai) 23. Simplifique F(A,B,C,D)= m(1,3,4,5,10,11,12,13, 14. ,15) y. (VIA) 24. Muestre el esquema, el diseño y la sección transversal del inversor CMOS con el proceso del pozo P. Trace su curva de transferencia (Vout-Vin) y también explique el ¿Región de operación de PMOS y NMOS para cada segmento de la curva de transferencia (Wei Pregunta de prueba escrita de Wei sobre diseño de circuito-beijing-03.11.09) 25 Para diseñar un inversor CMOS con tiempo de subida y bajada de equilibrio, defina la relación de ancho de canal de PMOS y NMOS y explique. 26. ¿La relación entre ancho y largo del tubo P es mayor que la relación entre ancho y largo del tubo N? (Shilan Microelectronics) 27. Utilice un tubo mos para construir una puerta NAND de dos entradas. (Prueba escrita de ALi Electronics) 28. Dibuje el esquema de nivel de transistor de una entrada Y puerta cmos 2 y explique qué entrada tiene una respuesta más rápida para el flanco ascendente de salida (menos retraso). hora). (VIA pregunta de prueba escrita diseño de circuito-beijing-03.11.09) 29. Dibuja los símbolos de NOT, NAND y NOR, la tabla de verdad y el circuito a nivel del transistor. (Pluma Infineon Pruebe) 30. Dibuje el diagrama de CMOS y dibuje la puerta mux de remolque a uno. (VIA 2003.11.06 Preguntas del examen escrito de Shanghai) 31. Utilice un mux de dos opciones y un inv para implementar XOR. (Prueba escrita de Philips-Datang) 32. Dibuje el diagrama del circuito cmos de Y=A*B+C. (Preguntas de la prueba de Keguang) 33. Utilice circuitos lógicos y cmos para implementar ab+cd. (Prueba escrita de Philips-Datang) 34. Dibuje el diagrama de circuito a nivel de transistor del circuito CMOS para lograr Y=A*B+C(D+E). (Shilan Microelectronics) 35 Utilice 4 para elegir 1 para lograr F(x,y,z)=xz+yz’. (Desconocido) 36. Da una expresión f=xxxx+xxxx+xxxxx+xxxx e impleméntala con el número mínimo de puertas NAND (en realidad, simplificación ). 37. Proporcione un diagrama esquemático simple que consta de múltiples NOT, NAND y NOR, y dibuje las formas de onda de cada punto según la forma de onda de entrada. (Prueba escrita de Infineon) 38. Para realizar la lógica (A XOR B) O (C Y D), elija una de las siguientes lógicas y explique por qué ¿Qué? 1) INV 2) AND 3) OR 4) NAND 5) NOR 6) XOR Respuesta: NAND (desconocido) 39. (Huawei) 40. Se proporcionan dos circuitos de puerta para que analice las similitudes y diferencias. (Huawei) 41. Utilice un circuito simple para implementar. Cuando A es la entrada, la forma de onda de salida B es... (Shilan Microelectronics) 42. C, D, E vota, la mayoría obedece a la minoría y el resultado es F (es decir, si el número de unos en A, B, C, D y E es mayor que 0 , entonces la salida de F es 1; de lo contrario, F es 0), implementado con puertas NAND y no hay límite para el número de entradas. (Desconocido) 43. Utilice la forma de onda para expresar la función del flip-flop D. (Prueba escrita de ALi Electronics) 44. Utilice una puerta de transmisión y un inversor para construir un disparador de borde. (Prueba escrita de ALi Electronics) 45. Utiliza la lógica para dibujar el flip-flop D. (VIA 2003.11.06 Preguntas del examen escrito de Shanghai) 46. Dibuje el diagrama de estructura de DFF e impleméntelo con verilog. (VIA) 47. Dibujar el diagrama del circuito y el diseño de un pestillo CMOS D. (Desconocido) 48. La diferencia entre D flip-flop y D latch. (Entrevista de hardware de Xintai) 49. Describa brevemente las similitudes y diferencias entre latch y filp-flop. (Desconocido) 50. Los conceptos y diferencias entre LATCH y DFF. (Desconocido) 51. La diferencia entre pestillo y registro, por qué se usa a menudo el registro ahora. ¿Cómo surge el pestillo en las descripciones a nivel de comportamiento? (Puente Nanshan) 52. Utilice el flip-flop D para hacer un circuito de dos partes. También se preguntó qué es un diagrama de estado. (Huawei) 53. ¿Dibuje un circuito lógico que utilice un flip-flop D para lograr una división de frecuencia 2x? (Prueba escrita de Hanwang) 54. ¿Cómo utilizar el flip-flop D y la puerta AND o NOT para formar un circuito divisor de dos frecuencias? (Prueba escrita de Eastcom) 55. ¿Cuántos circuitos flip-flop se necesitan para dividir por 16 (Intel) 16 división de frecuencia? 56. Diseñar un sumador de 1 bit usando filp-flop y puerta lógica, entrada de entrada y etapa actual, y salida carryout y siguiente etapa (Desconocida)<. /p> p> 57. Utilice el flip-flop D para realizar un conteo de 4 dígitos. (Huawei) 58. Implementar el contador Johnson de N bits, N=5. (Puente Nanshan) 59. Utilice el método de diseño que conoce para diseñar un contador de ciclos de 7 bases con un valor inicial preestablecido. ¿Qué pasa con el de 15 bases? (Shilan Microelectrónica) 60 Por supuesto, se requiere Verilog/VHDL para el diseño de circuitos digitales, como el diseño de contadores. (Desconocido) 61. La diferencia entre asignaciones BLOQUEANTES y NO BLOQUEANTES. (Puente de Nanshan) 62. Módulo Verilog para escribir flip-flops D asíncronos. (Prueba escrita electrónica ALi) módulo dff8(clk, reset, d, q); entrada clk; entrada reset; entrada [7:0] d; salida [7:0] q; reg [7:0] q; siempre @ ( posedge clk o posedge reset) if(reset) q <= 0; else q <= d; endmodule 63. ¿Descripción de Verilog sobre el uso del flip-flop D para lograr una división de frecuencia 2x? (Prueba escrita de Hanwang) módulo divide2( clk , clk_o, reset); entrada clk , reset; salida clk_o; cable de entrada; reg. de salida; siempre @ ( posedge clk o posedge reset) if (reset) salida < = 0; else fuera <= entrada; asignar entrada = ~salida; asignar clk_o = salida; endmodule 64. Los dispositivos lógicos programables son cada vez más importantes en el diseño electrónico moderno. Me gustaría preguntar: a) ¿Qué dispositivos lógicos programables conoces? b) Pruebe VHDL o VERILOG, ABLE para describir la lógica del flip-flop D de 8 bits. (Prueba escrita de Hanwang) PAL, PLD, CPLD, FPGA. módulo dff8(clk, reset, d, q); entrada clk; entrada reset; entrada d; salida q; reg q; siempre @ (posedge clk o posedge reset) if(reset) q <= 0; else q <= d; endmodule 65 Utilice HDL para describir. Sumador completo de cuatro bits, circuito dividido por 5. (Shilan Microelectronics) 66. Utilice VERILOG o VHDL para escribir un código para implementar un contador decimal. (Desconocido) 67. Utilice VERILOG o VHDL para escribir un código para eliminar un problema técnico. (Desconocido) 68. Una pregunta de máquina de estados se implementa usando verilog (pero el dibujo de esta máquina de estados es realmente pobre y es fácil de malinterpretar ). (VIA 2003.11.06 Preguntas del examen escrito de Shanghai) 69. (Shilan Microelectronics) 70. Dibuje una máquina de estados y acepte máquinas expendedoras de periódicos por 1, 2 y 5 centavos, cada periódico cuesta 5 centavos. (Examen escrito de ALi Electronics) 71. Diseñar un sistema de máquina expendedora. El que vende agua con gas sólo puede introducir tres tipos de monedas y debe contar correctamente la devolución del dinero. (1) Dibujar fsm (máquina de estados finitos); (2) Usar programación verilog y la sintaxis debe cumplir con los requisitos del diseño fpga . (Desconocido) 72. Diseña una máquina expendedora automática de bebidas. Las bebidas cuestan 10 centavos. Hay dos tipos de monedas: 5 centavos y 10 centavos. Considera dar cambio. >Dibujo Desarrollar fsm (máquina de estados finitos); (2) Usar programación verilog y la sintaxis debe cumplir con los requisitos de diseño fpga (3) Herramientas de diseño que se pueden usar en el proyecto y en general; proceso de diseño. (Desconocido) 73. Dibuje un diagrama de estado que pueda detectar 10010 cadenas e impleméntelo en verilog. (VIA) 74. Utilice FSM para implementar el módulo de detección de secuencia de 101101. (Puente Nanshan) a es el terminal de entrada y b es el terminal de salida. Si a ingresa continuamente 1101, la salida de b es 1; de lo contrario, es 0. Por ejemplo a: 0001100110110100100110 b: 0000000000100100000000 Dibuje la máquina de estados; utilice RTL para describir su máquina de estados. (Desconocido) 75. Utilice verilog ddl para detectar cadenas específicas en la secuencia (escritas con una máquina de estado para cada estado). (Philips-Datang Prueba escrita) 76. Utilice verilog hdl para escribir un controlador FIFO (incluidas señales vacías, llenas y medio llenas). (Prueba escrita de Philips-Datang) 77. Un usuario existente necesita un producto de circuito integrado que pueda lograr las siguientes funciones: y=lnx, donde x es una entrada de entero binario de 4 bits. señal. y es una salida decimal binaria que requiere dos decimales. Supongamos que el voltaje de la fuente de alimentación es de 3 ~ 5 V Supongamos que después de que la empresa reciba el proyecto, usted será responsable del diseño del producto. Analicemos todo el proceso de diseño del producto. (Shilan Micro Electronics) 78. ¿Cuál es la diferencia entre sram, memoria flash y dram? (Entrevista sobre hardware de Xintai) 79. Proporcione el diagrama esquemático de una DRAM de un solo tubo (Figura 9 en la página 205 de "Fundamentos de la tecnología electrónica digital" del autor de Xidian Edition, Yang Songhua y Feng Maoguan. -14b), te pregunté si hay alguna forma de mejorar el tiempo de actualización. Hubo 5 preguntas en total y no las recuerdo. (Reduzca la temperatura y aumente la capacidad de almacenamiento del condensador) (prueba escrita de Infineon) 80. Por favor, dibuje un esquema de una celda SRAM común con 6 transistores, señale ¿Qué nodos pueden almacenar datos y qué nodo es el control de línea de palabras? (Preguntas de prueba escritas de VIIA diseño de circuito-beijing-03.11.09) 81. ssram, sdram Sustantivo IRQ, BIOS, USB, VHDL, SDR IRQ: Solicitud de interrupción BIOS: Sistema básico de entrada y salida USB: Bus serie universal VHDL: Lenguaje de descripción de hardware VHIC SDR: Velocidad de datos única