¡Urgente! Programación Verilog por favor entre

elección de módulo_1(iSW,oLEDR,oLEDR16);

entrada [16:0]iSW;

salida [15:0]oLEDR;

salida oLEDR16;

reg [15:0] oLEDR;

asignar oLEDR16=iSW[16];

siempre@(iSW[15 :0]o oLEDR[15:0])

comenzar

if(iSW[16])

oLEDR[15:8]=iSW[15 :8];

else

oLEDR[7:0]=iSW[7:0];

fin

endmodule

1. Separe oLEDR[15:0], que especifica el tipo de registro de bits, de oLEDR16.

2. La lógica del diseño es como un pestillo, pero la aplicación real no hace esto. ¡Vea si esto es consistente con el resultado que desea! ! !