¡Urgente! ¡Código Verilog HDL para pantalla LED!

/************************ El tubo digital muestra estáticamente de 0 a 9******************* *****/

//Agregue el valor de conteo del contador a la pantalla del tubo digital, k2(en) es un nivel bajo para dejar de agregar números,

/k1 (primero) es un nivel bajo para borrar 0 Los números mostrados son 0- 9

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módulo shu_jingle_display.htm 9

//2010-5 -23 16:14:07

módulo shu_jingjia_10(clk,wi,shu,rst,en,led);

entrada clk, primero,en;

salida wei;

salida[7:0] shu,led;

reg[7:0] shu_out,led_Out

salida wei;

salida[7:0] shu,led; p>

reg[25:0 ] led_out;

reg[3:

reg[25:0] led_out; 0] display0;

reg wei_out;

led_out inicial=0;

siempre @(posedge clk)

comenzar

led_out=led_out+1

if (led_out==12500000)

comenzar

led_out=0; if (es==1)

comenzar

display0=display1;

if (rst==0)

display0 =0;

if (display0==10) // agregar a 10 borrar a 0

comenzar

display0=0;

led_out=0;

fin

fin

fin

fin

siempre @(clk)

comenzar

wei_out=0;

caso (display0)

0: shu_out=8'b1100_0000;

1: shu_out=8'b1111_1001;

2: shu_out=8'b1010_0100;

3: shu_out=8' b1011_0000;

4: shu_out= 8'b1001_1001;

5: shu_out=8'b1001_0010;

6: shu_out=8'b1000_0010;

7: shu_out=8'b1111_1000; /p>

8: shu_out= 8'b1000_0000;

9: shu_out=8'b1001_0000;

predeterminado: shu_out=8'b1111_1111

endcase

fin

asignar shu=shu_out;

asignar wei=wei_out;

asignar led=led_out;

módulo final