Red de conocimiento informático - Conocimiento del nombre de dominio - ¿Cómo diseñar un sumador completo de un bit usando VHDL? Urgente ¡Urgente! ¡Por favor proporcione el programa!

¿Cómo diseñar un sumador completo de un bit usando VHDL? Urgente ¡Urgente! ¡Por favor proporcione el programa!

El código fuente del sumador completo de un bit es el siguiente:

biblioteca ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned. all;

p>

use ieee.arith.all;

la entidad bit1adder es

puerto(

a,b,ci: in std_logic;

s,co:out std_logic

);

end bit1adder;

Este es un ejemplo de una estructura std_logic función. p>La función de estructura de bit1adder es

signal:x,y: std_logic;

begin

x<=a xor b;

y<=x y ci;

s<=x xor ci

s<=x xor ci

;