¿Qué cambios ha traído la nueva generación de memoria DDR5?
Desde la realidad aumentada hasta la inteligencia artificial, la computación en la nube y el Internet de las cosas, el 5G está disparando el crecimiento de las nuevas tecnologías y la cantidad de datos que generan. A medida que los volúmenes de datos crecen y, con ellos, la necesidad de almacenamiento y acceso más rápido, tecnologías como DDR5 se han vuelto más importantes que nunca. Los centros de datos necesitan almacenar, transmitir y procesar continuamente estos datos, superando los límites de la señalización de alta velocidad y trayendo a la memoria desafíos de prueba sin precedentes.
¿Cuáles son los cambios específicos? DDR5 es muy diferente de DDR4. De hecho, se parece más a LPDDR4 y trae 9 cambios.
1. ¡Más rápido! El primero, y el más importante, es la velocidad de datos de 6,4 Gbps, mientras que DDR4 sólo alcanza un máximo de 3,2 Gbps. También hay una disposición en la especificación que aumentará el límite de velocidad a más de 8 Gbps en los próximos años. La estructura de canales es similar a LPDDR4 y también hay dos canales independientes de 40 bits en ECC. También hay una mayor lectura anticipada, mayores longitudes de ráfaga y filas y grupos de filas más altos, lo que mejora la eficiencia y permite modos de alta velocidad.
2. Otro gran cambio traído por DDR5 es que las escrituras ya no están centradas. Existe un desplazamiento fijo entre DQS y DQ, por lo que no podemos simplemente medir el retraso entre DQS y DQ en un osciloscopio para deducir si se trata de una lectura o una escritura. ¡Ya no es tan fácil! Tanto la separación de ráfagas de lectura como de escritura se volverán más complejas.
3. Nuevas medidas de jitter del reloj. DDR5 introduce mediciones de Rj, Dj y Tj, reemplazando las mediciones de fluctuación de ciclo a ciclo y de ciclo a ciclo. La métrica Rj se vuelve muy ajustada a velocidades de datos máximas. Una excelente integridad de la señal resulta fundamental para medir estos parámetros con confianza.
4. La desintegración será fundamental a velocidades de datos DDR5 más altas. La desincrustación es una técnica que elimina la carga de sondas e intercaladores. También se utiliza para mover virtualmente el punto de detección desde la bola DRAM al chip DRAM para minimizar los reflejos. Queremos ver lo que ve Rx. Para crear con éxito un archivo de filtro desincrustado o una función de transferencia, se requieren archivos s-par, y hay muchos de ellos. La idea es utilizar el modelo s-par en el paquete SOC, el modelo de placa, el paquete DRAM, el interposer, la sonda y la configuración de IO, como la potencia de la unidad Tx y el ODT Rx (si corresponde), para simular el canal DDR lo más fielmente posible. . Si no se dispone de un modelo S-PAR, también es posible utilizar parámetros de línea de transmisión simples, como el retardo de propagación y la impedancia característica, que se logra midiendo reflexiones en la pantalla de un osciloscopio.
5. Por primera vez tendremos ecualización Rx, DFE de 4º orden en el receptor. DDR5 aumenta la velocidad de datos sin migrar el bus DQ a señalización diferencial. Es decir, el bus DQ sigue siendo de un solo extremo, al igual que DDR3/4. Sin embargo, los canales de memoria tienen grandes puntos de desajuste de impedancia que aumentan el ISI general debido a los reflejos. A velocidades de datos superiores a 4800 Mbps, se espera que el ojo de datos de la bola DRAM se cierre. DDR5 DRAM Rx implementa DFE de cuarto orden para ayudar a ecualizar la señal DQ y abrir el ojo de datos después de que el receptor haya bloqueado los datos. Además, se requiere un DFE para el CA Rx del RCD para garantizar una captura de señal confiable.
6. Otro cambio obvio en DDR5 es la inclusión de un canal loopback. Eche un vistazo al diagrama de distribución de pines de DDR5 y encontrará pines de loopback DQS/DQ dedicados. Se utiliza para implementar la caracterización DRAM RX/TX independiente. El canal loopback es crítico. De hecho, es a través del canal loopback que sabemos qué decisiones de bits tomó realmente el receptor en tiempo real.
Es una sola línea compartida entre todos los diferentes receptores y, debido a la mala integridad de la señal y otras razones, solo podemos enviar de vuelta cada cuarto bit o cada segundo bit, por lo que hay mucho tiempo para poder garantizar que el receptor A externo o El detector de errores puede verificar la calidad del Rx en el chip con una precisión del 100%.
7. DDR5 requiere pruebas DRAM Rx/Tx independientes utilizando BERT y/o generadores de patrones universales. Esto requiere un nuevo conjunto de pruebas, que incluyen sensibilidad de voltaje y frecuencia y pruebas de diagrama de ojo de tensión, que no están disponibles en DDR3/4. El concepto es simple, cualquiera debería poder utilizar dispositivos JEDEC estandarizados para realizar pruebas estándar para determinar el estado de DRAM Rx/TX de acuerdo con los procedimientos de prueba especificados por JEDEC.
8. La calibración precisa de la presión será un gran problema en las pruebas DDR5 RX y para obtener un modelo de parámetro S preciso, tanto en estimaciones como en mediciones. debe realizarse, incluyendo todos los segmentos. Otra característica clave es la capacidad de adivinar con precisión o bien la profundidad de medición y la longitud del registro del alcance para no perder demasiado tiempo.
9. Las pruebas DRAM Rx/Tx enfrentarán enormes problemas de administración de bases de datos. La automatización y gestión de grandes cantidades de archivos s-par, modelos desintegrados y resultados de mediciones se convertirán en una pesadilla. Imagine múltiples configuraciones DIMM de diferentes fabricantes, probando más de 80 pines a diferentes niveles de velocidad. Esto sería muy, muy difícil.
En comparación con DDR3/4, DDR5 mejora el ancho de banda, la densidad y la eficiencia del canal. Pero velocidades de transferencia de datos más altas y velocidades de señal más rápidas requieren un mayor rendimiento de medición para pruebas, depuración y verificación de cumplimiento. Tektronix Technology lanzó la solución de transmisor TekExpress DDR5 en julio del año pasado, que mejora la automatización y permite a los ingenieros superar los desafíos de análisis causados por varios DFE, utilizando adquisición definida por el usuario y tecnología de desintegración DDR5 y tecnología de análisis de enlace de datos en serie (SDLA) para Verifique y depure diseños DDR5 con confianza y eficiencia. Comprender las diferencias inherentes a DDR5 puede ayudar con una verificación y depuración eficientes.