Backend digital: implementación física de diseños de bajo consumo de energía
Para lograr los objetivos de diseño de baja potencia de los circuitos integrados, debemos adoptar soluciones de diseño de baja potencia en la etapa de diseño del sistema, porque a medida que avanza el proceso de diseño A medida que avanza gradualmente, en la etapa de diseño e implementación del chip, habrá cada vez menos formas de reducir el consumo de energía del chip, y la proporción del consumo de energía que se puede ahorrar continuará disminuyendo. En este momento, el objetivo principal del diseño será. Concéntrese en cómo convertir la solución de diseño en una implementación física.
1. Selección de soluciones
Los datos de diseño del proceso de diseño de circuitos integrados están en un formato unificado del diseño del sistema a la síntesis lógica se transmite mediante RT L netlist y la síntesis lógica a la física. La implementación se transmite a través del nivel de puerta. La entrega, el lugar y la ruta, la verificación lógica y la verificación formal se entregan a través de la lista de red a nivel de puerta. Obviamente, para diseños de bajo consumo, también necesitamos un archivo de restricción de energía unificado, un archivo de formato de energía común (CPF), para comunicar métricas y parámetros de bajo consumo durante todo el proceso.
El consumo de energía de los circuitos en tecnología CMOS se puede dividir en dos partes: consumo de energía dinámico y consumo de energía estática.
Entre ellos, el consumo de energía dinámico incluye el consumo de energía causado por la carga y descarga de la capacitancia intrínseca del dispositivo y la capacitancia de carga de línea (también llamado consumo de energía de conmutación) y la inducción simultánea de NMOS y PMOS debido a la transición de la señal de entrada El consumo de energía causado por el paso, formando así un camino desde la fuente de alimentación hasta el suelo (también llamado consumo de energía de cortocircuito). Para el consumo de energía dinámico, no sólo está relacionado con el valor del voltaje de suministro, sino también con la capacitancia de carga, la frecuencia del circuito y el factor de transición. A medida que disminuye el tamaño del dispositivo, la capacitancia del dispositivo también disminuye. En contraste, la frecuencia de operación del circuito y el salto de frecuencia de la señal aumentan. Por lo tanto, para reducir el consumo de energía dinámica, es necesario buscar soluciones en la frecuencia de operación del circuito y. Solución de salto de frecuencia de señal. Dado que la reducción de la frecuencia del circuito significa una disminución del rendimiento del circuito, reducir los saltos innecesarios de frecuencia de la señal y al mismo tiempo garantizar el rendimiento se ha convertido en el punto de entrada para reducir el consumo de energía dinámica. Este requisito dio origen a la tecnología de sincronización dinámica de voltaje y frecuencia (DVFS).
Cuando la puerta lógica está en un estado estático, el consumo de energía causado por efectos como la corriente de polarización inversa de la unión PN, la corriente subumbral y la corriente de fuga de la puerta se denomina potencia de fuga. Aunque la potencia de fuga de una sola puerta lógica es muy pequeña, para millones de puertas lógicas, la potencia de fuga se vuelve no despreciable. Para el nodo de proceso de 90 nanómetros, la potencia de fuga ha alcanzado y superado gradualmente el consumo de energía dinámico. convirtiéndose en la mayor parte del consumo de energía. Este requisito dio lugar al enfoque de voltaje de umbral múltiple (MTCMOS, MT significa umbral múltiple).
El consumo de energía está estrechamente relacionado con el voltaje, por lo que la forma más efectiva de reducir el consumo de energía es reducir el voltaje de alimentación del circuito. Este requisito ha dado lugar al corte de suministro eléctrico (PSO) y al multisuministro. Métodos multivoltaje (MSMV).
2. Métodos básicos
Los métodos básicos del diseño de bajo consumo incluyen: optimización del área, que también es uno de los métodos más clásicos ② La nanotecnología comienza a introducir el uso de múltiples; -tecnología de voltaje umbral; ③Circuito de activación del reloj.
1) Optimización del área
Los principales objetivos de la síntesis lógica RTL incluyen optimizar el tiempo, el consumo de energía y el área. En la etapa de implementación física, el área total y el área central del chip también deben optimizarse para reducir aún más el consumo de energía. En la síntesis del árbol de reloj, por un lado, la transmisión de señales de reloj se acelera mediante archivos de restricciones y se reduce el consumo total de energía del árbol de reloj; por otro lado, se prefieren los inversores a los buffers para reducir el área de la lógica; Puertas en el árbol del reloj. Sin embargo, el área del chip a menudo está limitada por el empaque. En comparación con otros métodos de bajo consumo, el efecto de reducir el consumo de energía al reducir el área es más limitado.
2) Tecnología de voltaje de umbral múltiple
Al reducir el consumo de energía de fuga en diseños de baja potencia, como el uso de la tecnología MTCMOS (muhi-threshold CMOS) de dispositivo de umbral múltiple, También es un enfoque de diseño de bajo consumo de energía relativamente bueno.
La idea de la tecnología de dispositivos de umbral muhi para reducir la potencia de fuga es utilizar dispositivos lógicos de voltaje de umbral bajo en la ruta crítica del circuito y dispositivos lógicos de voltaje de umbral alto en la ruta no crítica.
Las celdas lógicas con voltajes de umbral más altos tienen una corriente de fuga más baja, pero las rutas de temporización no críticas también convergen más lentamente. Las celdas con voltajes de umbral más bajos tienen una mayor corriente de fuga, pero operan a frecuencias más altas y velocidades más rápidas, lo que las hace adecuadas para rutas de sincronización críticas. Las herramientas de síntesis proporcionan una combinación optimizada de celdas de voltaje de umbral alto y bajo para producir una lista de redes que cumpla con los objetivos de diseño y al mismo tiempo minimice la corriente de fuga. La implementación de esta tecnología requiere el soporte de una biblioteca de celdas de voltaje de umbral múltiple, que proporciona celdas lógicas con diferentes voltajes de umbral y establece un valor objetivo para el consumo de energía de fuga durante el proceso de síntesis. La herramienta de síntesis puede seleccionar o reemplazar automáticamente la lógica con la apropiada. umbrales basados en la unidad de trayectoria de tiempo.
3) Reloj controlado
La señal del reloj recorre todo el chip Cuando el chip está funcionando, la señal del reloj saltará periódicamente en el extremo de entrada del reloj de la unidad de memoria. impulsará una capacitancia de carga muy grande y dará como resultado un gran consumo de energía dinámica, por lo que con la ayuda de la tecnología de inserción de reloj controlado, se puede reducir el consumo de energía debido a saltos innecesarios del reloj.
La tecnología de reloj cerrado es una tecnología de diseño de bajo consumo madura y ampliamente utilizada. La síntesis de lógica de reloj cerrado es muy fácil de implementar. Primero, active la opción de síntesis de reloj cerrado, luego especifique el tipo de unidad de puerta seleccionada y la distribución de la unidad de puerta. Finalmente, especifique el objetivo de consumo de energía dinámico y el. La herramienta EDA puede sintetizarlo y generarlo automáticamente. Muchos fabricantes de bibliotecas ofrecen ahora relojes con puerta integrada. La inserción de relojes controlados requiere consideraciones de prueba y un manejo especial durante la fase de síntesis del árbol de relojes.
Para lograr aún más el objetivo de bajo consumo de energía, se puede utilizar la síntesis de árbol de reloj de baja energía (LP-CTS), que utiliza un diseño óptimo de la puerta del reloj y métodos de clonación y anticlonación para garantizar que la energía del reloj está optimizado para cumplir con los objetivos físicos y de tiempo, lograr una mejor distribución de la carga y minimizar el tiempo de transferencia de la señal del reloj.
2. Métodos avanzados e implementación física del diseño de bajo consumo de energía
Entre los métodos básicos de diseño de bajo consumo de energía, el método de utilizar la optimización del área para reducir el consumo de energía es relativamente maduro. y umbral múltiple Los ahorros en el consumo de energía del método de voltaje y el método de reloj controlado son relativamente limitados. En la actualidad, los métodos avanzados de diseño de bajo consumo de energía con importantes efectos de nodo incluyen:
Suministro de energía múltiple y tecnología de voltaje múltiple;
Tecnología de control de energía de retención de estado y apagado de energía;
Tecnología dinámica de ajuste de frecuencia y par eléctrico
Desde el diseño de la arquitectura del sistema, la verificación funcional hasta la implementación física, será más complicado adoptar la solución de diseño segmentado tradicional, pero si se utiliza CPF, todo El proceso de diseño se vuelve muy sencillo y fácil de implementar.
1. Multifuente y multivoltaje (MSMV)
El multifuente y multivoltaje (MSMV) es una tecnología que puede reducir eficazmente el consumo de energía dinámico. Muchos documentos se refieren a esto. método como Múltiples voltajes. La denominada fuente de alimentación múltiple significa que diferentes módulos lógicos están en diferentes dominios de energía y alimentados por diferentes fuentes de alimentación, incluidas fuentes de alimentación múltiples lógicas, fuentes de alimentación múltiples físicas y situaciones de voltaje múltiple.
Durante la etapa de diseño físico, se crearán los dominios de voltaje correspondientes en el núcleo, y cada dominio de voltaje solo contiene módulos o unidades que pertenecen a ese dominio de voltaje. Además, la lógica en diferentes dominios de voltaje debe corresponder a las bibliotecas de temporización correspondientes, de modo que la biblioteca de unidades del dominio de voltaje correspondiente pueda seleccionarse correctamente durante el análisis de temporización, el análisis del consumo de energía y los procesos de optimización. Como se muestra en la siguiente figura:
El cableado MSMV es diferente del cableado de voltaje único. Dado que existen múltiples dominios de voltaje, se debe garantizar que las líneas de interconexión entre celdas en el mismo dominio de voltaje permanezcan en el mismo voltaje. Como dominio de voltaje actual en el dominio, las líneas de interconexión entre diferentes dominios de voltaje no deben cruzar dominios de voltaje de terceros para evitar la influencia entre diferentes dominios de voltaje. Como se muestra en la siguiente figura
Con la tecnología multivoltaje, algunos módulos del circuito pueden funcionar a voltajes más bajos y son más susceptibles a caídas de voltaje, lo que resulta en violaciones de sincronización. La forma de solucionar el efecto de caída de tensión estática es mejorar y optimizar la red de suministro eléctrico. La solución al efecto de caída dinámica de tensión es insertar condensadores de desacoplamiento entre la fuente de alimentación y tierra.
Cuando una gran cantidad de unidades activan señales simultáneamente en un área local de un circuito transitorio, provocará un aumento en las corrientes de carga y descarga en un corto período de tiempo, lo que resultará en una caída en el voltaje del riel eléctrico en este momento. , el condensador de desacoplamiento proporcionará suministro adicional de corriente a las unidades cercanas para reducir la caída de voltaje en el riel eléctrico, mitigando así el impacto de los efectos dinámicos de la caída de voltaje en la sincronización.
Metodología de diseño de MSMV y corte de energía La implementación física del PSO requiere el uso de dos celdas lógicas especiales, a saber, un convertidor de nivel y una celda de aislamiento.
Un convertidor de nivel no tiene una función lógica. Se utiliza para convertir niveles de señal entre diferentes dominios de voltaje (dominios de potencia). Generalmente hay dos puertos de voltaje de fuente de alimentación conectados a los voltajes de fuente de alimentación de dos diferentes. dominios de voltaje.
La unidad de aislamiento desempeña el papel de sujeción y aislamiento de potencial entre diferentes dominios de voltaje.
2. Tecnología de apagado del suministro de energía (PSO)
La tecnología de apagado del suministro de energía es la forma más efectiva de reducir el consumo de energía por fugas. La idea es apagar un área determinada de. el chip que no se necesita temporalmente o el voltaje de suministro de energía de un determinado submódulo para lograr el propósito de reducir el consumo de energía también requiere la introducción del concepto de dominio de voltaje.
La idea del corte de energía parece simple, pero no es tan fácil de implementar. Los diseñadores deben considerar dónde agregar celdas de voltaje controladas y cómo agregar interruptores para lograr el corte. Encender y apagar el circuito requiere una planificación cuidadosa del circuito del ciclo de conversión para evitar un exceso de corriente y evitar daños al circuito. Es importante conciliar el ahorro de energía cuando el circuito analógico está apagado con el consumo de energía de conmutación cuando está encendido.
Primero, consideremos el dominio de voltaje conmutable y el dominio de voltaje normalmente encendido. Al apagar un dominio de voltaje conmutable, se debe insertar una unidad de aislamiento en su puerto de salida. Las celdas de aislamiento, al igual que las celdas del convertidor de nivel, generalmente están ubicadas en los límites del dominio de voltaje.
Algunos diseños de circuitos utilizan tecnologías PSO y MSMV, que requieren no solo convertidores de nivel sino también celdas de aislamiento entre dos dominios de voltaje diferentes, por lo que algunas bibliotecas de celdas estándar proporcionan ambas unidades funcionales. Dado que diferentes módulos de circuito operan en múltiples dominios de voltaje, la implementación de la tecnología MSMV durante el proceso de síntesis requiere el soporte de las celdas de biblioteca correspondientes, que generalmente son proporcionadas por proveedores de bibliotecas de celdas estándar. Durante la síntesis lógica, primero use el documento CPF para definir los nombres de la biblioteca de procesos utilizados por los módulos en diferentes dominios de voltaje y agregue unidades de aislamiento y convertidores de nivel respectivamente durante la síntesis. La herramienta EDA seleccionará automáticamente las celdas estándar en la biblioteca de unidades definida para implementar. Síntesis lógica para generar una lista de red a nivel de puerta.
Es importante mantener el módulo lógico en un estado que le permita reactivarse rápidamente, lo que significa que durante los ciclos de apagado, se mantiene en la memoria información importante sobre el módulo o se registran valores. se conservan mediante control de potencia con estado. La activación de potencia estatal se logra haciendo que todos los registros maestros y esclavos funcionen a diferentes voltajes según los registros maestro y esclavo originales. Por lo tanto, además de la unidad de aislamiento, la implementación de PSO también requiere una unidad de control de potencia con estado para evitar que la incertidumbre de la señal de salida después de cortar la alimentación afecte el funcionamiento normal del módulo de circuito.
3. Tecnología SRPG de compuerta de energía que mantiene el estado
La tecnología de compuerta de reloj y la tecnología de apagado de energía se basan en los principios básicos de la compuerta o de tensión. Las compuertas de voltaje suelen tener dos estructuras, una se llama estructura de grano fino y la otra se llama estructura de grano grueso.
La idea detrás de la arquitectura de grano fino es insertar transistores redundantes entre la alimentación/tierra de cada celda estándar y los transistores que conforman la lógica para cortar la corriente de fuga en el circuito. Por supuesto, normalmente un único transistor en cada celda estándar es una puerta de voltaje. Además, es necesario ajustar el tamaño del transistor de puerta para permitirle soportar grandes sobretensiones de corriente. Si el transistor de puerta está diseñado para ser demasiado grande, no sólo aumentará el área y restringirá los recursos de cableado, sino que también aumentará. retrasar y afectar el rendimiento del circuito si es demasiado pequeño, afectará el rendimiento antiruido del sistema, reducirá la confiabilidad del sistema e incluso hará que el circuito no funcione en absoluto;
La puerta de poder estatal es un registro especial que es un derivado de la estructura fina. Ha realizado algunas mejoras sobre la base del registro tradicional maestro-esclavo. Normalmente, la tensión de alimentación del flip-flop maestro (FF maestro) se controla mediante una puerta de tensión finamente estructurada, conectada al valor de tensión normal. Conecte el flip-flop esclavo (de FF) a una tensión de alimentación baja constante. Cuando se corta el voltaje, el flip-flop esclavo guarda los datos y cuando la fuente de alimentación vuelve al funcionamiento normal, se restaurará el valor guardado.
Las compuertas de estructura aproximada, también conocidas como compuertas de voltaje global, utilizan "celdas de conmutación" para controlar la conexión de una fila completa de circuitos de celdas estándar a los rieles de alimentación/tierra, reduciendo así el área de cada celda y celdas redundantes Número de puertos, pero ya que la "unidad de conmutación" controla los rieles de alimentación/tierra para toda la fila de unidades. Sin embargo, dado que la "unidad de conmutación" controla la conexión de los rieles de alimentación y tierra de toda la unidad de fila, la elección del tamaño del transistor es crucial. Por lo general, el ancho/largo del transistor de la unidad de conmutación es relativamente grande y se utiliza en cada unidad de fila. Una cadena de buffer a su vez se apaga y se enciende para evitar quemar el chip debido a una corriente excesiva.
4. Tecnología dinámica de ajuste de voltaje y frecuencia
En los últimos años, con la mejora continua de las funciones y el rendimiento de dispositivos livianos o microelectrónicos, como computadoras portátiles, personales asistentes digitales y teléfonos móviles, etc., al realizar procesamiento de audio, video e imágenes de alta calidad, la capacidad de suministro de energía de la batería sigue siendo un factor limitante, lo que hace que la tecnología de administración de energía se desarrolle más rápido. La tecnología de escalado dinámico de voltaje y frecuencia (DVFS) ha recibido una atención cada vez mayor en los diseños de microprocesadores de baja potencia (como los sistemas de procesamiento en tiempo real), y el método DVFS también puede considerarse como una extensión del método MSV.
El flujo de trabajo de un sistema DVFS típico incluye: muestrear la carga de la señal del sistema, realizar predicciones de cálculo de rendimiento a través de los algoritmos correspondientes, ajustar el DVFS del estado de funcionamiento del circuito en función de los resultados de la predicción y luego realizar el ajuste del estado mediante el sistema de gestión de energía mantiene.
El ajuste de DVFS incluye ajuste dinámico de voltaje y ajuste de frecuencia de reloj. Cuando se prevé que la frecuencia operativa cambie de alta a baja, el ajuste de DVFS incluye ajuste dinámico de voltaje y ajuste de frecuencia de reloj. El ajuste de DVFS incluye el ajuste de voltaje dinámico y el ajuste de frecuencia de reloj. Cuando se predice que la frecuencia de operación cambiará de alta a baja, primero se reduce la frecuencia y luego se reduce el voltaje. se aumenta primero y luego se aumenta la frecuencia.
El sistema DVFS basado en hardware requiere que cada tarea se complete dentro del tiempo especificado; de lo contrario, se considerará una operación no válida. La implementación de hardware mejora la precisión del cálculo de la carga, por un lado, y reduce la carga de la CPU en el seguimiento de la carga y la predicción del rendimiento, por el otro. Sin embargo, la desventaja del hardware es la falta de flexibilidad en la selección de algoritmos de predicción. Las señales de actividad principal y las señales inactivas del circuito se recopilan y envían al módulo de hardware para la predicción del rendimiento. Los resultados obtenidos se comparan con los umbrales preestablecidos. Si los requisitos de rendimiento previstos son superiores al límite superior, se requiere aumentar la frecuencia; si el rendimiento previsto es inferior al límite inferior, se requiere reducir la frecuencia; Esta solicitud se envía como una señal de interrupción al módulo de control para configurar la frecuencia y el voltaje apropiados.
La tecnología DVFS puede ajustar dinámicamente el voltaje de funcionamiento y la frecuencia del circuito mientras mantiene el funcionamiento normal del sistema. No solo puede reducir el consumo de energía del circuito, sino también extender la vida útil del circuito. Actualmente es la tecnología de bajo consumo más popular. Las tecnologías avanzadas con mayores beneficios aún no se han implementado por completo.
La implementación del método de diseño DVFS es relativamente compleja y debe implementarse a nivel del sistema a través de un algoritmo arquitectónico que combina tecnología de software y hardware. La implementación del método de diseño DVFS es relativamente compleja y requiere una combinación de tecnologías de software y hardware para cumplir con los requisitos a través de algoritmos de arquitectura a nivel de sistema.
5. Tecnología de polarización de sustrato
A medida que avanzamos hacia los diseños nanométricos, la corriente de fuga tiene un impacto cada vez mayor en el consumo de energía. En la tecnología MTCMOS, analizamos opciones para reducir el consumo de energía estática eligiendo diferentes voltajes umbral. En la tecnología MTCMOS, el análisis de los "defectos" de los transistores se complica por errores en los parámetros del proceso, incluida la longitud del canal, el ancho del canal y el espesor de la capa de aislamiento.
Por el contrario, el uso de polarización directa del área activa (sustrato) (FBB, polarización directa del cuerpo) en CMOS no solo reduce la corriente de fuga, sino que también facilita el análisis de errores en los parámetros del proceso.
Este esquema de cambiar el voltaje de polarización del sustrato en la región P y la región n también se denomina polarización del sustrato.
El sesgo del sustrato se puede lograr mediante dos métodos de diseño:
Uno es el sesgo de grifo de pozo activo (sesgo del cuerpo), que generalmente solo necesita aplicarse en cada fila de celdas estándar. Dispuestos en ambos extremos o en ciertos intervalos, adecuados para bibliotecas de células estándar que no contienen grifos de pozo. Esto tiene la ventaja de ahorrar área, pero es susceptible de dañar el pestillo.
Otro modo de polarización incorporado en la unidad estándar (grifo en la celda). Cada unidad estándar tiene un puerto estándar conectado a la fuente de alimentación de polarización. La ventaja es que no produce un efecto de enganche. La desventaja es que el área de la unidad es grande y el cableado es difícil.
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