Cuando el multivibrador está funcionando, ¿cuál es el estado de funcionamiento de los dos transistores? El estado de conmutación del diodo luminoso corresponde al estado de funcionamiento del triodo.
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Tener cierto conocimiento y dominio de la aplicación y funcionamiento de MAX+PLUS II. Los siguientes son algunos conocimientos teóricos sobre CPLD y CAD electrónico que aprendí de algunos materiales y un resumen de este informe experimental:
(1)MAX+plusⅱ es un entorno de diseño totalmente integrado que no tiene nada que ver con estructura . Los diseñadores pueden diseñar, importar, procesar y programar rápidamente dispositivos para las diversas familias CPLD de Altera. de. El sistema de desarrollo MAX+plusII tiene fuertes capacidades de procesamiento y alta flexibilidad. Sus principales ventajas son: estructura independiente, multiplataforma, rica biblioteca de diseño, interfaz abierta, integración completa, soporte para múltiples lenguajes de descripción de hardware (HDL), etc. El proceso de diseño del sistema digital adopta un método de diseño de descomposición de arriba hacia abajo, de grueso a fino y paso a paso. El circuito de nivel superior se refiere a todo el sistema que necesita implementar circuitos lógicos específicos en el nivel más bajo. Entrada de diseño. Max+plus i1 admite varias fórmulas de entrada de diseño, como entrada de imagen original, entrada de forma de onda, entrada de texto y su entrada mixta, gestión de diseño, inspección de diseño, etc. Programación de dispositivos. Simulación del sistema. Una vez diseñado el sistema, se debe simular la realidad. Este sistema utiliza el chip CPLD de la serie MAX7000S. Se deben compilar varios archivos uno por uno de abajo hacia arriba usando MAX+ y lI, y luego se realiza la simulación lógica. Después de la simulación, descárguelo al chip programable a través del programador MAX+ plus Li y se completará el diseño.
(2) Después de estudiar los cursos de CPLD y CAD electrónico, con la ayuda del profesor, completamos con éxito cinco experimentos básicos y el experimento integral "Diseño de reloj digital".
El informe del experimento se divide en siete partes: resumen del experimento 1, resumen del experimento 2, resumen del experimento 3, resumen del experimento 4, resumen del experimento 5, resumen completo del experimento y experiencia de aprendizaje general.
Experimento 1: decodificador 3-8
1. Propósito del experimento:
1. Al diseñar un decodificador 3-8 simple, permita que los estudiantes dominen el método de diseño de circuitos lógicos combinacionales;
2. Comprender todo el proceso de diseño de EPLD y dominar el uso del software Altera;
3. Dominar los métodos de prueba estática de circuitos lógicos combinacionales.
2. Contenido experimental:
Utilice el software de diseño MAX+plus II para realizar el diseño de 3-8 decodificadores y realice la operación preliminar y la comprensión del software a través del diseño. Uso de MAX+plus II Antes de poder compilar un proyecto con MAX+plus II, debe identificar un diseño como proyecto actual. Se debe crear un subdirectorio separado para cada nuevo proyecto. Cuando se especifica el nombre del proyecto de diseño, también se especifica el nombre del subdirectorio en el que se guarda el proyecto de diseño. Los pasos son los siguientes:
1. Especifique el nombre del proyecto de diseño;
2. Seleccione el dispositivo
3.
Entrada de diseño:
1. Coloque el dispositivo en el esquema.
2. Agregue cables a los pines del dispositivo;
>3. Guarde el diagrama lógico.
Recopilación del proyecto de diseño: Observe los resultados de la adaptación y la redistribución y posicionamiento de los pines en el editor de diagramas inferior. Después de la compilación, se puede simular un proyecto para demostrar que su funcionalidad es correcta.
3. Tabla de datos experimentales:
1. Diagrama de circuito
3-8 decodificador
2. Diagrama de forma de onda:
3. Compilación exitosa:
IV. Resumen del experimento:
Mientras verificamos el funcionamiento del decodificador, también obtuvimos una mejor comprensión del software. Al principio me sentía un poco inexperto y me sentía incómodo. Después de la compilación, la forma de onda dibujada es correcta, pero cuando la descargo al dispositivo, algo sale mal. Aunque la descarga se realizó correctamente, no aparece en el dispositivo. Después de repetidas comprobaciones, finalmente se descubrió que el modo del dispositivo se seleccionó incorrectamente. En general, el experimento fue un éxito.
Experimento 2: Circuitos Combinacionales
1. Propósito del experimento:
1. Dominar el método de diseño de circuitos lógicos combinacionales;
2. Profundice su comprensión del proceso de diseño CPLD y compare las ventajas y desventajas de la entrada esquemática y de texto.
2. Contenido experimental:
1. Diseñar un circuito de discriminación de redondeo cuya entrada sea el código 8421BCD. Cuando la entrada es mayor que 5, la salida del circuito de discriminación es 1 y viceversa.
Circuito experimental:
2. Diseñar un circuito lógico con cuatro interruptores para controlar una luz. Si algún interruptor está encendido, la luz se encenderá si algún interruptor está apagado; , la luz se encenderá.
3. Diseñe el circuito de cola de prioridad de acuerdo con el siguiente orden de cola:
A=1 prioridad más alta
B=1 vez mayor prioridad
C=1 prioridad más baja
El extremo de salida requerido solo puede ser "1", es decir, solo el extremo de salida correspondiente al extremo de entrada con mayor prioridad puede ser "1".
Entrada de diseño AHDL:
Subdiseño t2_1
(d0, d1, d2, d3: entrada;
salida: salida ; )
Inicio
IF( (d3, d2, d1, d0)>= 5) luego
salida = VCC;
Otros
out = GND;
Fin IF;
Fin
3. Tabla de datos experimentales:
1.
2.
3.
4.
4. experimento Se puede implementar utilizando lenguaje VHD. La segunda vez, estuvimos expuestos a un nuevo lenguaje que permitió el diseño de circuitos. Para un diseño, primero debe tener una idea y, bajo la guía de la idea, utilizar ciertos medios para realizar sus propias ideas y creatividad, y probar su propio diseño.
Simulación funcional del experimento de tres disparadores
1. Propósito del experimento:
1. Dominar el método de prueba de la función del disparador;
2. Dominar la composición y el principio de funcionamiento de los flip-flops RS básicos;
3. Dominar las funciones lógicas y los métodos de disparo de los flip-flops JK integrados y los flip-flops D.
2. Contenido experimental:
1. Integre el flip-flop RS básico, el flip-flop J-K y el flip-flop D en un chip CPLD al mismo tiempo, simule sus funciones. y método de estudio de conversión mutua.
2. Los pines correspondientes a las señales de entrada Sd y Rd están conectados al interruptor de llave, y CLK está conectado a la fuente de reloj (frecuencia
Complete los resultados experimentales a continuación tabla:
Tabla 1 flip-flop RS:
Centro de I+D de NQ
0 1 0 1
1 0 1 0
1Mantener sin cambios
0 0 Incierto
Tabla 3 flip-flop JK:
J K Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Tabla 4 D flip-flop:
NQ CLK ruta 110 No.
* * 1 0 1 0
* * 0 1 0 1
1 0——1 1 1 1 0
0 0——1 1 1 0 1
* 0 1 1 Q0 NQ0
3. Tabla de datos experimentales:
4. Resumen experimental
Experimento 14 Contadores y Circuitos Secuenciales
1. Objetivo del experimento:
1. D flip-flops, JK flip-flops y lógica general Circuito lógico secuencial compuesto por puertas);
2. Comprender el uso de contadores síncronos generales y contadores asíncronos;
3. el uso de contadores síncronos a través del método de bloqueo claro y el método de visualización previa del número Obtenga el método de contador arbitrario cíclico
4. Comprender la conexión entre el circuito secuencial y el contador síncrono más el circuito de decodificación, y diseñar un contador de código arbitrario;
5. Comprender la diferencia entre chips síncronos y asincrónicos.
Requisitos de hardware:
Chip principal Altera EPF 10K1004-4, reloj, tubo digital de 8 segmentos de 4 bits.
2. Contenido experimental:
Diseño del contador sumador binario asincrónico de cuatro bits d flip-flop:
Los 6 experimentos del contenido experimental deben aprobar el Experimento. 13" Escanee el contenido de "Circuito de visualización" para mostrarlo. El cableado específico consiste en conectar los módulos de función de interfaz de entrada y salida correspondientes de acuerdo con la división y definición de pines cuando se completa cada contenido experimental. Para la conexión del módulo de escaneo, consulte el Experimento 13.
3. Tabla de datos experimentales:
4. Resumen del experimento:
Y según el lenguaje VHDL, puedes diseñar cualquier contador binario. Este segundo experimento sentó las bases para el diseño de relojes digitales, es decir, se diseñaron los contadores en 24, 60 y 100.
Experimento 5: Diseño esquemático y de PCB
1. Objetivo del experimento:
1. Dominar el uso del software PROTE199.
2. Entender el multivibrador compuesto por 555 y el disparador monoestable compuesto por 555.
2. Contenido del experimento:
(1) Diseñar el diagrama esquemático del circuito, que incluye (cargar la biblioteca de componentes, colocar y ajustar la posición de los componentes, editar los atributos de los componentes, dibujar el diagrama esquemático).
(2) Postprocesamiento de diagramas de circuitos, incluyendo (verificación y modificación de esquemas de circuitos)
(3) Diseño de placas de circuitos impresos
( 4) Genere varios archivos de informes de esquemas de circuitos (principalmente archivos de listas de redes).
Abra el software protel99, cree un nuevo archivo e importe los archivos usados en el área izquierda. Esquema del circuito de un multivibrador compuesto por 555 en la zona de trabajo. El multivibrador funciona de la siguiente manera: cuando se enciende, el capacitor C1 se carga a través de R1 y R2. Cuando el voltaje en VC aumenta a 2/3V1, el flip-flop RS se reinicia y la salida es 0. Al mismo tiempo, el transistor de descarga interno se enciende y C1 se descarga a través de R2 y T (interno a T(555)). El diagrama del circuito experimental es el siguiente:
3. Tabla de datos experimentales:
IV. Resumen del experimento
En comparación con la primera generación, podemos ver que los resultados son correctos.
Experimento 6: Reloj Digital (Experimento Integral)
1. Tarea de Diseño (Función de Reloj Digital):
1. Tiene la capacidad de mostrar horas, minutos. , segundos y función de conteo, cronometraje en ciclo de 24 horas;
2. Tiene la función de restablecer y ajustar horas y minutos.
3. Función y las luces LED muestran patrones al mismo tiempo.
Extensión: Añade a las funciones básicas las siguientes funciones: cronómetro, cuenta atrás, despertador.
El propósito es dominar el método de diseño de conexión de contadores de varios dígitos; dominar los métodos de diseño de contadores decimales, hexadecimales y hexadecimales; continuar consolidando la conducción y codificación de tubos digitales de visualización de escaneo de varios dígitos; dominar el controlador de los altavoces; visualizar el patrón de luz LED; dominar el método de diseño jerárquico de la tecnología EPLD.
Y se requieren las siguientes condiciones de hardware: 1. Chip principal EPF 10k 10lc 84-4
2.
4. Tubo digital de cátodo de escaneo de ocho segmentos y 8 bits;
5. Tres interruptores de llave (cero, hora y minutos)
2. :
Todo el experimento se divide en los siguientes módulos de circuito:
1 Recuento del reloj: segundos-código BCD hexadecimal:
minutos-60 código BCD. count:
Conteo código BCD Time-24:
Descripción del módulo:
Módulo de conteo y control de reloj para varias bases (base 10, base 6, base 24 );
Al mismo tiempo, el contador tiene las funciones de borrar, ajustar minutos y ajustar tiempo. Puede proporcionar señales temporales cercanas a múltiplos enteros.
2. Tiene salida de señal de unidad de selección de chip y salida de decodificación de fuente de ocho segmentos, que se utiliza para controlar tubos digitales de escaneo negativo de 8 bits y 8 segmentos.
3. Tiene una función de ajuste de hora, que puede ajustar la hora y los minutos por separado para corregir la hora estándar. Puede haber un error en el momento en que es necesario volver a encender la alimentación o al caminar.
El método habitual para corregir el tiempo es: primero cortar el canal de conteo normal y luego activar manualmente el conteo o agregar una señal de onda cuadrada de mayor frecuencia al extremo de entrada de la unidad de conteo que necesita ser corregida, y luego transferirla al estado de sincronización normal.
4. El proceso de cronometraje tiene una función de informe de tiempo. Cuando llegue la hora, sonará un pitido durante 10 segundos.
5. Según preferencias personales, la luz LED tiene una señal de visualización de patrón en hora.
3. Proceso de diseño de implementación:
La segunda unidad de conteo de bits es un contador de 10 bases y no requiere conversión de bases. Utilizamos programación en lenguaje VHDL para implementar.
La segunda unidad de conteo decimal es un contador hexadecimal y requiere conversión decimal. Modifique ligeramente el programa del contador de 10 decimales para convertirlo en un contador de 6 decimales.
La estructura del circuito de la unidad de conteo de dígitos fraccionarios y decimales fraccionarios es exactamente la misma que la de la unidad de conteo de dígitos fraccionarios y decimales fraccionarios respectivamente, excepto que Q3 de la unidad de conteo de dígitos fraccionarios debe conectarse al El CPA de la unidad de conteo fraccional decimal y la señal de acarreo Q2 de la unidad de conteo fraccionario deben conectarse al CPA de la unidad de conteo fraccional de tiempo como señal de acarreo ascendente.
La estructura del circuito de la unidad de conteo de horas sigue siendo la misma que la unidad de conteo de segundos o de horas, pero se requiere que toda la unidad de conteo de horas sea un contador de 24 bits en lugar de un múltiplo entero de 10, por lo que la unidad de conteo de horas debe ser una unidad de conteo de diez dígitos combinada en una.
Conversión binaria.
1 contador de código BCD decimal
Biblioteca ieee
Usa IEEE.STD_logic_1164.all;
Usa IEEE STD_logic_signed.all;
La entidad c6 es
port(clk, clr:in STD_logic;
q:out STD_logic_ vector(2 hasta 0));
Fin C6;
Una de las arquitecturas de c6 es
Conteo de señales: STD _ logic _ vector(2 hasta 0);
Inicio
Proceso (reloj, reloj)
Inicio
Si clr='1 ', entonces
p>Contar& lt="000" ;
elsif clk ' event y clk = ' 1 ' entonces
Si count="1001 ", entonces
Count<="000";
Otro
Contar<= contar+1;
finalizar si; para contar
Finalizar si - para clr
Finalizar proceso;
q<=count;
Fin;
2 .Contador BCD de veinticuatro bits:
Biblioteca ieee
Usa IEEE.STD_logic_1164.all;
Usa IEEE.STD_logic_arith.all;
Usa IEEE.STD_logic_unsigned.all;
El recuento de entidades es
port(clk,clr,count_en:in STD_logic;
dout1,dout 2:out STD_logic_vector(3 hasta 0);
car :out STD_logic);= cuenta 2+' 1 ';
Finalizar si;
Si cuenta2="0010" y cuenta1="0011", entonces
count2<="0000";car& lt='1';
else car & lt='0';
Finalizar si
Finalizar si;
Finalizar si;
Finalizar proceso;
dout 1 & lt;= recuento 1;dout2 & lt= recuento2
Fin;
3 .Contador de sexages:
Biblioteca ieee
Usa IEEE.STD_logic_1164.all;
Usa IEEE.STD_logic_arith.all ;
Utilice IEEE.STD_logic_unsigned.all;
La entidad c60 es
port(clk,clr,count_en:in STD_logic;
dout1, dout 2:out STD_logic_vector(3 hasta 0);
car:out STD_logic);
Fin c60
cuenta 1 & lt;="0000" ;count2 & lt="0000";
elsif clk ' evento y clk = ' 1 ' el
n
Si count_en='0', entonces
cuenta 1<= cuenta 1+' 1';
Si count1="1001" entonces
cuenta 1 & lt;="0000";cuenta2 & lt= cuenta 2+1;
fin si;
si cuenta2="0101 "y cuenta1 = "1001 ", luego
count2 & lt="0000";car& lt='1';
else car & lt='0';
Finalizar si;
Finalizar si;
Finalizar si;
Finalizar proceso;
dout 1 & lt; = conteo 1; & lt= count2
Fin;
4. Programa para implementar la función de temporizador:
Biblioteca ieee
Usar IEEE.STD_logic_1164.all ;
Utilice IEEE.STD_logic_arith.all;
Utilice IEEE.STD_logic_unsigned.all;
El comparador de entidades es
puerto(minu1 , minu2, hora1, hora2, fen0, fen1, shi0, Shi 1: en STD _ logic _ vector (3 hasta 0).
Búlder: fuera STD_logic);
Fin); ;
El rtl de construcción de Bijiaoqi es
Inicio
Proceso (minu1, minu2, hora1, hora2, fen0, fen1, shi0, shi1)
Inicio
Si hora1=shi0, hora2=shi1, minu1=fen0, minu2=fen1, entonces
Búlder& lt='1';
elseBouldering& lt='0';
Finalizar si;
Finalizar proceso;
Fin;
6. del programa:
Biblioteca ieee
Usa IEEE_logic_1164 all;
Usa IEEE.STD_logic_arith.all;
Utilice IEEE.STD_logic_unsigned.all;
El trípode de piedra físico es
Puerto(hora, establecido: en STD_LOGIC;
hora0, hora 1: salida STD_logic_vector(3 hasta 0));
Fin de Shiding;
El rtl de construcción de Shiding es
Señal n:STD_logic;
Recuento de señales 3, recuento 4:STD_logic_vector(3 hasta 0);
Inicio
Proceso(configuraciones, horas, n)
Inicio
n & lt=horas y configuración;
Si n' evento y n='1' entonces
si count4 & gt="0010 "y count3="0011 " entonces
cuenta4 & lt= "0000";cuenta3 & lt="0000";
si no cuenta3 & lt= cuenta 3+1;
Si cuenta3 ="1001 ", luego
count4<=
cuenta 4+1;
cuenta3 & lt="0000";
Finalizar si
Finalizar si
Finalizar si;
Finalizar proceso;
hora0 & lt= cuenta3hora 1 & lt;= cuenta4
Fin;