¿Cómo implementar la división de frecuencia usando VHDL?

Cuando se utiliza un contador en el diseño general, puede llamar al módulo de contador en la biblioteca lpm o usar VHDL para diseñar un contador de módulo N. Este diseño utiliza lenguaje VHDL para diseñar un contador con un módulo máximo de 16. Los puertos de entrada incluyen: habilitar señal en, restablecer señal clr y señal de reloj clk. Los puertos de salida incluyen: qa, qb, qc, qd. Una breve introducción al lenguaje VHDL.

Implementación de puerta XOR con control de habilitación

Las entradas son: xor_en: habilitación XOR, A y B: entrada XOR el terminal de salida es: c: salida XOR; Cuando xor_en es de nivel alto, C genera el valor xor de A y B. Cuando xor_en es de nivel bajo, c genera la señal b, su abreviatura en lenguaje VHDL.

Realización de división de frecuencia (disparador)

Los terminales de entrada incluyen: señal de reloj clk, señal de entrada D; los terminales de salida son: Q: señal de salida A, q1: señal de salida inversa Un mutuo. Su lenguaje VHDL está abreviado.

4. Implementación del divisor de frecuencia

Este diseño adopta un método de diseño en capas. Primero, diseñe e implemente los componentes del circuito en el circuito divisor de frecuencia, y luego llame a cada componente a través del método de creación de instancias de componentes para implementar todo el divisor de frecuencia. Su lenguaje VHDL está abreviado.