¿Cómo utilizar el lenguaje VHDL para diseñar un contador que pueda preestablecer un contador reversible con un número binario de 4 bits? ¡urgente! ! !

Usa IEEE. STD_LOGIC_1164. Todos;

Utiliza IEEE. STD_LOGIC_UNSIGNED todos;

El contador de entidad 4 es

puerto

(

clk: en std_logic;

cargar : en std_logic;

clr: en std_logic;

up_down: en std_logic;

DIN: en STD _ logic _ vector(3 hasta 0);

DOUT:out STD _ logic _ vector(3 hasta 0);

c: Lógica estándar de salida

);

Fin del contador 4;

La estructura rt1 del contador 4 es

Señal clk_1Hz:STD_logic;

Señal data_r:STD _ logic _ vector(3 hasta 0 );

Componente frediv

Puerto

(

clk: in std_logic;

clkout:out std_logic

);

Finalizar componente;

Inicio

U1: mapeo de puertos frediv ( clk, clk_1Hz);

DOUT & lt= data_r;

Proceso (clk_1Hz, load, clr, up_down, DIN)

Inicio

Si clr = '1', entonces

data_r<= "0000";

elsif load = '1' entonces

data_r<=DIN

Si no evento clk_1Hz ' y clk_1Hz = '1 ' entonces

Si up_down = '1 ' entonces

Si data_r = "1111", entonces

c & lt= '0';

data_r & lt= "0000";

Otros

data_r & lt= data_r+1

c & lt= '1';

Finalizar si

Otro

Si data_r = "0000 "entonces

c<= '0';

data_r & lt= "1111";

Otros

data_r & lt= data_r-1;

c & lt= '1';

Finalizar si

Finalizar si

Fin

Finalizar si;

Finalizar proceso;

finalizar rt 1 ;