Diseño de plataforma de procesamiento universal basado en BWDSP100 y bus CPCI usb es un bus paralelo universal
Resumen: este artículo presenta la plataforma de procesamiento de señales general construida con el procesador BWDSP100 desarrollado independientemente por 38 Research Institute y Altera FPGA. Se detalla la arquitectura del procesador BWDSP100 y el diseño arquitectónico de una plataforma de procesamiento general basada en los estándares de bus BWDSP100 y CPCI.
Palabras clave: BWDSP100; bus CPCI; puerto de enlace
1. Introducción
A medida que varios radares de sistemas nuevos entran en la etapa de desarrollo de ingeniería, durante el ciclo de desarrollo El sistema de procesamiento de señales se acorta considerablemente, el sistema de procesamiento de señales tiene requisitos cada vez más altos para capacidades de procesamiento en tiempo real, paralelo, de alta velocidad y gran capacidad y otros requisitos de rendimiento, y tiene requisitos más estrictos para el consumo de energía y la confiabilidad del sistema. En la actualidad, muchas empresas e institutos de investigación nacionales y extranjeros han desarrollado plataformas de procesamiento general basadas en el procesador ADSP TS201 [3]-[5], pero las capacidades de procesamiento del ADSP TS201[1]-[2] son cada vez más incapaces de cumplir con los requisitos. Necesidades de La nueva generación de requisitos de procesamiento de señales en tiempo real requiere el desarrollo de una plataforma de procesamiento de señales más integrada y versátil. El BWDSP100, actualmente diseñado de forma independiente por el 38.º Instituto de Investigación de China Electronics Technology Group Corporation, es un procesador DSP nacional de alta gama con un rendimiento superior y es adecuado para el procesamiento de señales de radar, contramedidas electrónicas, armas guiadas de precisión, soporte de comunicaciones y otros campos. Por lo tanto, se eligieron este procesador DSP de alto rendimiento y FPGA para construir una plataforma de procesamiento universal de bus CPCI para adaptarse a la transformación de radares antiguos y alerta temprana aerotransportada, contramedidas electrónicas, vehículos aéreos no tripulados, procesamiento de imágenes SAR, reconocimiento de objetivos, radar secundario y sistemas de comando y control y demandas de otras aplicaciones para capacidades de procesamiento de información.
2.Especificación CPCI
La especificación CPCI (Compact PCI) está formulada por PICMG (PCI Industrial Compact Manufacturer's Group, PCI Industrial Computer Manufacturer Alliance), que define una versión PCI más robusta para Aplicaciones industriales e integradas Cumple totalmente con el estándar PCI en términos de funciones eléctricas, lógicas y de software y es adecuado para entornos más exigentes utilizando uno o más conectores, numerados del J1 al J5, para interactuar con el conector del backplane. Las tarjetas PCI compactas están disponibles en tamaños de 3U y 6U. La tarjeta 3U es una tarjeta pequeña. La plataforma de procesamiento presentada en este artículo es una placa de 6U. Debido a la versatilidad del bus CPCI. La placa se puede aplicar en varias ocasiones y cumple con los estándares CPCI. La placa de procesamiento de señal general también admite tarjetas posteriores PMC, y los diseñadores pueden elegir una tarjeta posterior PMC que cumpla con los requisitos según la aplicación real. Introducción a BWDSP100
El procesador BWDSP100 es un procesador superescalar estático de 32 bits. El bus de datos interno utiliza un bus full-duplex asimétrico, con un ancho de bits de bus de lectura de 512 bits y un ancho de bits de bus de escritura. de 256 bits El espacio del programa y el espacio de datos están separados físicamente. El espacio de almacenamiento del programa es de 64 K palabras y el espacio de almacenamiento de datos es de 192 K palabras. La frecuencia operativa máxima de un solo procesador es de 500 MHz, la potencia informática máxima es de 26 GFLOPS. La memoria en el chip es BWDSP100 de 28 Mbit. El punto complejo de bits FFT se muestra en la tabla.
El procesador BWDSP100 tiene 4 núcleos de ejecución DSP. Cada núcleo de ejecución DSP contiene una unidad de procesamiento especial (SPU). Principalmente responsable del cálculo de algunas funciones especiales tales como: función seno coseno, arco tangente, logaritmo natural, recíproco, etc. BWDSP100 tiene cuatro puertos de enlace full-duplex con un ancho de bits de 8 bits, y los puertos de enlace pueden operar en. hasta la mitad de la velocidad del reloj central del procesador BWDSP100. El puerto paralelo admite memoria externa de 8, 16, 32 y 64 bits, y el bus del puerto paralelo externo también se puede utilizar para ampliar la memoria. espacio de almacenamiento externo La memoria externa puede elegir RAM, FLASH, EPROM y otros dispositivos, y también puede usar el puerto paralelo para conectar dispositivos FLASH o EPROM externos. Almacene el cargador DSP para implementar la carga de arranque del sistema.
BWDSP100 tiene un controlador de memoria DDR2, que se utiliza para conectar la lógica interna y la memoria DDR2 fuera del chip, realizar operaciones de lectura y escritura en la memoria DDR2 y garantizar la correcta transmisión y almacenamiento de datos. La memoria DDR2 requiere que se combinen varios comandos entre sí para completar correctamente varias operaciones de lectura y escritura. La interfaz DDR2 asume la tarea de gestionar relaciones de sincronización complejas. Los usuarios solo necesitan enviar comandos, datos y direcciones de lectura y escritura para implementar operaciones de lectura y escritura en el controlador DDR2. La interfaz DDR2 ejecutará automáticamente otras funciones DDR2 requeridas en el tiempo necesario. comandos de control y garantizar que los comandos de control cumplan con el acuerdo de sincronización.
BWDSP100 admite puerto serie, que es un módulo clave para la comunicación entre varios dispositivos cuando un dispositivo necesita comunicarse con otro dispositivo conectado, generalmente se utilizan señales digitales. En el extremo transmisor, esta señal digital paralela debe convertirse en una señal en serie antes de poder transmitirse a otro dispositivo mediante cables o de forma inalámbrica. En el extremo receptor, la señal en serie debe restaurarse a una señal en paralelo antes del procesamiento. UART se utiliza para manejar el trabajo de conversión de serie a paralelo y de paralelo a serie entre este bus de datos y el puerto serie.
El procesador BWDSP100 tiene ricos recursos de interfaz Al desarrollar sistemas de aplicaciones, se pueden combinar varios procesadores DSP para formar un sistema de aplicaciones a nivel de placa más potente. Entre los diversos periféricos en chip para comunicación del BWDSP100, el puerto de enlace, el puerto paralelo y la interfaz DDR2 son adecuados para la transmisión de datos con gran rendimiento y alta velocidad de datos; la interfaz UART es adecuada para la transmisión de datos en lotes pequeños y de baja velocidad; multiprocesador Transmisión de información de control entre múltiples procesadores GPIO es adecuado para la transmisión de información de control entre múltiples procesadores y la sincronización de tareas entre múltiples procesadores.
4. Arquitectura de plataforma
Para mejorar las capacidades de procesamiento en tiempo real multicanal, paralelo y a gran escala del procesador de señales de radar aerotransportado, la estructura y el diseño modular de DSP + FPGA se utilizan generalmente para construir el procesador de señal del radar para adaptarse a diferentes entornos de trabajo y necesidades de tareas. La nueva plataforma de procesamiento general utiliza BWDSP100 de alto rendimiento y FPGA de gran capacidad como núcleo, e implementa principalmente algoritmos de procesamiento de señales en tiempo real de alta velocidad como DBF, DPC, FIR, SAR/ISAR, etc.
La arquitectura de la plataforma de procesamiento general se muestra en la Figura 1. Construido con cuatro BWDSP100 y FPGA, el reloj central BWDSP100 es de hasta 500 MHz, el tamaño de la memoria interna es de 28 Mbit y la memoria DDR2 externa se puede ampliar para admitir el procesamiento de imágenes, el procesamiento de señales de radar y otras aplicaciones que necesitan procesar grandes cantidades de datos. FPGA se utiliza para implementar la interfaz con el bus CPCI y completar la comunicación con la computadora de control principal. Debido a los diferentes escenarios de aplicación de la plataforma de procesamiento, el tiempo y el formato de la entrada de datos son diferentes. La programabilidad de FPGA garantiza la versatilidad de la plataforma de procesamiento general. Los datos pueden ingresar al FPGA a través del bus CPCI para su preprocesamiento. Los resultados del preprocesamiento se envían al DSP para el procesamiento de la señal. Luego, los resultados del procesamiento se pueden enviar al bus CPCI a través del FPGA y enviarse de regreso a la computadora a través del bus CPCI. Los resultados finales son generados por la computadora.
Figura 1. Arquitectura de la plataforma de procesamiento general
El ancho de banda total de comunicación externa de la plataforma de procesamiento general es de hasta 50 Gbps. La plataforma de procesamiento general utiliza puertos de enlace para realizar la comunicación entre BWDSP100 y dispositivos periféricos (FPGA). La velocidad de transmisión de un único puerto de enlace puede alcanzar los 4 Gbps. El diseño de la plataforma de procesamiento es muy versátil y se puede utilizar en una variedad de situaciones. Según las necesidades del usuario, los datos externos se pueden ingresar a través de la interfaz serial de alta velocidad GXB o mediante el bus CPCI, que se puede diseñar de manera flexible en la FPGA según las necesidades del usuario.