Quién puede ayudarme a escribir un programa para la señal de reloj sexxadecimal EDA (también tiene un terminal de compensación), gracias a todos.
biblioteca ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entidad divisor60 es p>
p>
port(clk, areset: in std_logic; --Puerto de borrado asíncrono areset
q: out std_logic); --q es salida, q cambia una vez cada 60 en ascenso); bordes de clk
entidad final
el arte de la arquitectura de divider60 es
señal qq: std_logic_vector(5 downto 0 --variable intermedia
);señal qqq: std_logic; --variable intermedia
comenzar
proceso(clk, areset) es
comenzar
si areset=' 1' then qlt;='0'; qqlt;="000000"; --El terminal de compensación asincrónica areset está activo en nivel alto y se borra en nivel alto
elsif clk'event y clk ='1 ' entonces
si qq=59 entonces qqlt;="000000"; qqqlt;=not(qqq); qlt;=qqq; --q cambia una vez cada 60 clk de flancos ascendentes
else qqlt;=qq 1;
finalizar si;
finalizar si;
finalizar proceso;
finalizar arquitectura arte;