Los tres estilos de descripción de las estructuras del lenguaje VHDL son

Los tres estilos son descripción de comportamiento, descripción de estructura y descripción de flujo de datos.

A continuación te daré un ejemplo y lo entenderás.

Este es un ejemplo de un comparador de igualdad de dos bits

entidad equ2 es

port(a,b:in std_logic_vector(1 downto 0);

equ:out std_logic);

end equ2;

--Descripción de la estructura de la estructura: implementada mediante la creación de instancias de componentes, es decir, en forma de netlist;

arquitectura netlist de equ2 es

componente nor2

puerto(a,b :in std_logic;

c :out std_logic );

componente final;

componente xor2

puerto(a,b :in std_logic;

c :out std_logic);

componente final;

señal x: std_logic_vector(1 abajo a 0);

comenzar

U1: mapa de puerto xor2 (a( 0),b( 0),x(0));

U2:mapa de puerto xor2(a(1),b(1),x(1));

U3: mapa de puerto nor2 (a(0),b(1),equ);

end netlist;

--Descripción del flujo de datos de la estructura: implementado con ecuaciones booleanas:

la ecuación de arquitectura de equ2 es

begin

equ<=(a(0) xor b(0)) nor(a(1) xor b(1) );

finalizar ecuación;

--Descripción del comportamiento de la estructura: implementado con declaraciones secuenciales:

arquitectura con_behave de equ2 es

comenzar

proceso(a,b)

comenzar

si a=b entonces

equ<='1';

else

equ<='0';

finalizar si;

finalizar prockers;

finalizar con_behave;

--Descripción del comportamiento de la estructura: implementado con declaraciones paralelas:

arquitectura seq_behave de equ2 es

begin

equ<=' 1 'cuando a=b else '0';

fin de sqq_behave;