Comparación de VHDL y Verilog en el desarrollo de FPGA

Descripción general de HDL

Con el desarrollo de la tecnología EDA, se ha convertido en una tendencia utilizar el lenguaje de hardware para diseñar PLD/FPGA. Actualmente, los principales lenguajes de descripción de hardware son VHDL y Verilog HDL. VHDL se desarrolló anteriormente y su sintaxis es relativamente estricta, mientras que Verilog HDL es un lenguaje de descripción de hardware desarrollado en base al lenguaje C y su sintaxis es relativamente libre. En comparación con verilog HDL, las reglas de escritura de VHDL son más complejas que las de verilog, pero la sintaxis libre de Verilog también es propensa a errores por parte de algunos principiantes. Muchos estudiantes extranjeros de electrónica enseñarán VHDL a nivel de pregrado y Verilog a nivel de posgrado. Desde una perspectiva nacional, hay muchos libros de referencia para VHDL y es fácil encontrar información, mientras que hay relativamente pocos libros de referencia para Verilog HDL, lo que trae algunas dificultades para aprender Verilog HDL. A juzgar por el desarrollo de la tecnología EDA, ha surgido un software de compilación en lenguaje C para el diseño CPLD/FPGA. Aunque todavía es inmaduro y rara vez se usa, puede convertirse en otro medio para diseñar CPLD/FPGA a gran escala después de VHDL y Verilog.

¿Elegir VHDL o Verilog HDL?

Esta es la pregunta más frecuente entre los principiantes. De hecho, no hay mucha diferencia entre los dos idiomas y sus capacidades descriptivas son casi las mismas. Después de dominar uno de los idiomas, podrás aprender rápidamente el otro mediante un estudio de corta duración. La elección del idioma depende principalmente de los hábitos de uso de las personas que te rodean, lo que puede facilitar el aprendizaje y la comunicación futuros. Por supuesto, si es un diseñador ASIC, primero debe dominar Verilog, porque en el campo del diseño de circuitos integrados, más del 90% de las empresas utilizan Verilog para el diseño de circuitos integrados. Para los diseñadores de PLD/FPGA, hay dos idiomas para elegir.

Algunos consejos importantes para aprender HDL

1. Comprenda la integrabilidad de HDL:

HDL tiene dos usos: simulación de sistemas e implementación de hardware. Si el programa se utiliza sólo para simulación, se puede utilizar casi cualquier sintaxis y método de programación. Pero si nuestro programa se utiliza para la implementación de hardware (como el diseño de FPGA), entonces debemos asegurarnos de que el programa sea "completo" (las funciones del programa se pueden realizar a través de circuitos de hardware). Las declaraciones HDL que no se pueden sintetizar se ignoran o se informan como errores en la síntesis del software. Debemos recordar que "todas las descripciones HDL se pueden utilizar para simulación, pero no todas las descripciones HDL se pueden implementar en hardware".

2. Escriba HDL con la idea de diseño de circuitos de hardware:

La clave para aprender bien HDL es comprender completamente la relación entre las declaraciones HDL y los circuitos de hardware. Escribir HDL es describir un circuito. Después de escribir el programa, debe tener una comprensión general del circuito generado, en lugar de utilizar ideas puras de diseño de software para escribir un lenguaje de descripción de hardware. Para hacer esto, necesitamos más práctica, más pensamiento y más resúmenes.

3. Dominar la gramática es más importante que dominarla.

Más del 95% del diseño de circuitos se puede completar con el 30% de declaraciones HDL básicas. Muchas declaraciones poco comunes no pueden ser compatibles con todo el software integral. Cuando se trasplanta el programa o se cambia la plataforma del software, pueden ocurrir fácilmente problemas de compatibilidad, lo que no favorece la lectura y modificación de otros. Se recomienda estudiar detenidamente las oraciones de uso común y comprender sus significados de hardware, lo cual es mucho más útil que dominar varias gramáticas nuevas.

La relación entre HDL y el método de entrada esquemática

La relación entre HDL y el método de entrada esquemática tradicional es como la relación entre el lenguaje de alto nivel y el lenguaje ensamblador. HDL es portátil y fácil de usar, pero no tan eficiente como los esquemas. La entrada esquemática tiene buena controlabilidad, alta eficiencia e intuición, pero es engorrosa y tiene poca portabilidad al diseñar CPLD/FPGA a gran escala. En el diseño PLD/FPGA real, normalmente se recomienda combinar esquemas y HDL, utilizando esquemas cuando corresponda y HDL cuando corresponda. No hay reglas obligatorias. Nuestro objetivo final es diseñar un circuito eficiente y estable que cumpla con los requisitos de diseño en el menor tiempo posible utilizando las herramientas con las que estamos más familiarizados.

Proceso de desarrollo HDL

El proceso completo de desarrollo de PLD/FPGA utilizando el lenguaje VHDL/VerilogHD es el siguiente:

1. editor de texto Para completar, o utilice un entorno de edición HDL especial para completar.

Normalmente los archivos vhdL se guardan como . Los archivos VHD y Verilog se guardan como. archivo v.

2. Simulación funcional: transfiera el archivo al software de simulación HDL para la simulación funcional y verifique si la función lógica es correcta (también llamada presimulación. Los diseños simples pueden omitir este paso. La sincronización solo se puede realizar después el cableado está completo).

3. Síntesis lógica: transfiera los archivos fuente al software de síntesis lógica para realizar la síntesis, es decir, sintetice el lenguaje en las expresiones booleanas más simples y las relaciones de conexión de señales. El software de síntesis lógica generará archivos estándar de la industria EDA. Fondo Europeo de Desarrollo.

4. Colocación y encaminamiento: transferencia. edf al software proporcionado por el fabricante del PLD para el enrutamiento, es decir, colocar la lógica diseñada en el PLD/FPGA.

5. Simulación de cronometraje: Es necesario utilizar los parámetros precisos obtenidos durante el trazado y enrutamiento para verificar el cronometraje del circuito con el software de simulación. (También llamado post-simulación)

6. Descarga de programación: una vez confirmada la simulación, descargue el archivo al chip.

Por lo general, el proceso anterior se puede completar en las herramientas de desarrollo proporcionadas por los fabricantes de PLD/FPGA (como MAXPLUSII, Foundation, ISE), pero muchos software de desarrollo de PLD integrados solo admiten un subconjunto de VHDL/Verilog, que may Como resultado, algunas gramáticas no se pueden compilar. Si utiliza una herramienta HDL dedicada para ejecutarla sola, el efecto será mejor; de lo contrario, no habrá razón para que existan tantas empresas que vendan herramientas de desarrollo HDL dedicadas.