Problemas de programación de Verilog

Estás hablando de la creación de instancias entre dos módulos, ¿verdad? La representación gráfica es para conectarlos con líneas. Entrada b1, b2;

Luego, cuando necesitamos conectar a1, a2 a b1, b2 (use debussy para verificar si es una línea), necesitamos crear una instancia de los dos módulos A y B. El específico El método de escritura es el siguiente:

B B_LianJie (

b1 (a1),

b2 (a2)

)

Este código se coloca al final del módulo A, es decir, antes del endmoudle.

Donde B_LianJie es nuestro propio nombre de creación de instancias aleatoria, y B se refiere a llamar a B (módulo) para la creación de instancias.

Si queremos poner este código en el módulo B, entonces debemos llamar al módulo A para crear instancias:

A A_LianJie (

a1 (b1 ),

a2 (b2)

)

Esto conecta los dos módulos que necesitamos conectar entre sí, y lo mismo ocurre con las señales.

Si aún no lo entiendes, puedes seguir preguntándome. Llevo 2 años haciendo diseño verilog, jaja.

Si aún no lo entiendes, puedes seguir preguntándome.