Directorio de tutoriales prácticos sobre el desarrollo de FPGA Xilinx
Capítulo 1 Introducción al desarrollo de FPGA
1.1 Conceptos básicos de los dispositivos lógicos programables
1.1.1 Descripción general de los dispositivos lógicos programables
1.1. 2 Historial de desarrollo de dispositivos lógicos programables
1.1.3 Herramientas de desarrollo PLD
1.2 Estructura del chip FPGA
1.2.1 Principio de funcionamiento e introducción de FPGA
1.2.2 Estructura del chip FPGA
1.2.3 Los conceptos de núcleo blando, núcleo duro y núcleo sólido
1.3 Proceso de desarrollo basado en FPGA
1.3.1 Introducción a los métodos de diseño de FPGA
1.3.2 Proceso típico de desarrollo de FPGA
1.3.3 Método de diseño de SOC basado en FPGA
1.4 Introducción programable convencional de Xilinx a dispositivos lógicos
1.4.1 Introducción a los chips Xilinx FPGA
1.4.2 Introducción a los chips Xilinx PROM
1.5 Resumen de este capítulo
Capítulo 2 Capítulo Conceptos básicos del lenguaje Verilog HDL
2.1 Introducción al lenguaje Verilog HDL
2.1.1 Historia del lenguaje Verilog HDL
2.1.2 Principales capacidades de Verilog HDL
2.1.3 La diferencia entre Verilog HDL y VHDL
2.1.4 Método de diseño de Verilog HDL
2.2 Estructura básica del programa Verilog HDL
2.3 Tipos de datos y operadores del lenguaje Verilog HDL
2.3.1 Identificadores
2.3.2 Tipos de datos
2.3.3 Puertos del módulo
2.3.4 Conjunto de constantes
2.3.5 Operadores y expresiones
2.4 Declaraciones de descripción del lenguaje Verilog HDL
2.4.1 Formulario de descripción estructural
2.4.2 Formulario de descripción del flujo de datos
2.4.3 Formulario de descripción del comportamiento
2.4.4 Modo de diseño mixto
2.5 Especificaciones de escritura de código Verilog
2.5.1 Reglas de nomenclatura de señales
2.5.2 Reglas de nomenclatura de módulos
2.5.3 Especificaciones de formato de código
2.5.4 Llamada de módulo Especificaciones
2.6 Ejemplos de programas comunes de Verilog
2.6.1 Módulo básico de Verilog
2.6.2 Módulo de procesamiento de temporización básico
2.6.3 Implementación Verilog de algoritmos de procesamiento digital de uso común
2.7 Resumen de este capítulo
Capítulo 3 Lenguaje HDL avanzado basado en el chip Xilinx
3.1 Pensamiento de diseño para circuitos de hardware
3.1.1 Pensamiento de programación orientada al hardware
3.1.2 El principio de conversión de "área" y "velocidad"
3.1.3 Principios de diseño de circuitos síncronos
3.1.4 Principios de diseño para la división de módulos
3.2 Excelente estilo de código HDL
3.2.1 El significado del estilo de código
3.2 .2 Introducción al estilo de codificación general
3.2.3 Breve descripción del estilo de codificación especial
3.3 Habilidades de depuración y modelado de Verilog
3.3.1 Puerto bidireccional Uso y simulación
3.3.2 Asignación con bloqueo y asignación sin bloqueo
3.3.3 Circuito lógico combinacional con valor de entrada incierto
3.3.4 Operaciones matemáticas La expansión y operaciones de truncamiento en Cómo usar el lenguaje
3.4.1 Componente informático
3.4.2 Componente de Reloj
3.4.3 Componente de Configuración y Detección
3.4.4 Componente Transceptor Gigabit
3.4. Componentes del puerto /O
3.4.6 Componentes del procesador
3.4.7 Componentes de RAM/ROM
3.4.8 Registros y pestillos
p>3.4.9 Componente de registro de desplazamiento
3.4.10 Componente Slice/CLB
3.5 Resumen de este capítulo
Capítulo 4 Uso de la guía del entorno de desarrollo ISE
4.1 Introducción e instalación de la suite ISE
4.1.1 Breve introducción a ISE
4.1.2 Introducción a las funciones de ISE
4.1. 3 Instalación del software ISE
4.1.4 Operaciones básicas del software ISE
4.2 Entrada de código basada en ISE
4.2.1 Nuevo proyecto
4.2.2 Entrada de código
4.2.3 Uso de plantillas de código
4.2.4 Uso de Xilinx IP Core
4.3 Proceso de desarrollo basado en ISE
4.3.1 Síntesis basada en Xilinx XST
4.3.2 Simulación basada en ISE
4.3.3 Implementación basada en ISE
4.3 .4 Programación de chips basada en ISE
4.3.5 Análisis del consumo de energía y uso de XPower
4.4 Escritura de archivos de restricciones
4.4.1 Conceptos básicos de los archivos de restricciones Operación
4.4.2 Descripción de sintaxis del archivo UCF
4.4.3 Sintaxis de restricción de área y pin
4.4.4 Editor de restricciones de área y pin PACE
4.5 ISE y software de terceros
4.5.1 Uso del software Synplify Pro
4.5.2 Uso del software ModelSim
4.5 .3 Proceso de desarrollo conjunto de Synplify Pro, ModelSim e ISE
4.5.4 Uso conjunto de ISE y MATLAB
4.6 Uso de la unidad subyacente del chip Xilinx FPGA
4.6.1 Uso de la red de reloj global Xilinx
4.6.2 Uso del módulo DCM
4.6.3 Uso de la memoria de bloques integrada Xilinx
4.6.4 Uso de multiplicadores y sumadores de núcleo duro
4.7 Resumen de este capítulo
Capítulo 5 Circuito de configuración FPGA y operación del software
5.1 Descripción general del circuito de configuración FPGA
5.1.1 Descripción general del circuito de configuración de Xilinx FPGA
5.1.2 Pines de configuración de uso común de Xilinx FPGA
5.1.3 Clasificación del circuito de configuración de Xilinx FPGA
5.2 Principio y diseño del circuito JTAG
5.2.1 Principio de funcionamiento del circuito JTAG
5.2.2 Línea de descarga Xilinx JTAG
5.3 Circuito de configuración común de FPGA
p>5.3.1 Modo serie maestro? El modo de configuración FPGA más utilizado
5.3.2 Modo de configuración Flash serie SPI
5.3.3 Configuración serie esclavo modo
p>
5.3.4 Modo de configuración paralela de interfaz externa de ancho de byte
5.3.5 Modo de configuración JTAG
5.3.6 Esquema de configuración del sistema ACE
5.4 Uso del software iMPACT
5.4.1 Descripción general y operaciones básicas de iMPACT
5.4.2 Utilice iMPACT para crear un archivo de configuración
5.4.3 Utilice iMPACT para configurar el chip
p>
5.4.4 Problemas comunes de fallo de configuración de FPGA
5.5 Desde la configuración
Lectura de datos de usuario desde PROM
5.5.1 Introducción a los datos de arranque desde PROM
5.5.2 Método de diseño de circuitos de hardware
5.5.3 Proceso de operación del software
p>
5.6 Resumen de este capítulo
Capítulo 6 Uso del analizador lógico en línea ChipScope
6.1 Introducción a ChipScope
6.1.1 Introducción a ChipScope Pro
6.1.2 Instalación del software ChipScope Pro
6.1.3 Proceso de uso de ChipScope Pro
6.2 Instrucciones de uso de ChipScope Core Generator
6.2. 1 Introducción básica al núcleo ChipScope Pro
6.2.2 Proceso de generación del núcleo ChipScope
6.3 Instrucciones para usar ChipScope Core Inserter
6.3.1 Usuarios de Core Inserter Interfaz
6.3.2 Funcionamiento básico de Core Inserter
6.4 Instrucciones de uso del analizador ChipScope Pro
6.4.1 Interfaz de usuario del analizador ChipScope
6.4.2 Operaciones básicas de ChipScope Analyzer
6.5 Llamar directamente a instancias de aplicaciones ChipScope en ISE
6.5.1 Agregar archivos ChipScope Pro al proyecto
6.5.2 Descarga y observación completa en ChipScope Pro
6.6 Resumen de este capítulo
Capítulo 7 Tecnología de procesamiento de señales digitales basada en FPGA
7.1 Descripción general de las señales digitales
7.1.1 Generación de señales digitales
7.1.2 Teorema de muestreo
7.1.3 Principales indicadores de desempeño de los sistemas digitales
7.2 Conceptos básicos de la transformada de Fourier discreta
7.2.1 Transformada de Fourier discreta
7.2.2 Aplicación en el dominio de frecuencia
7.2.3 Uso principal de IP FFT/IFFT
7.3 Introducción a la función del módulo XtremeDSP
7.4 Filtro FIR con estructura de acumulación múltiple
7.4.1 Filtro MAC FIR de multiplicador único
7.4.2 Simétrico Filtro MAC FIR
7.4.3 Uso del filtro MAC FIR IP Core
7.5 Filtro FIR semiparalelo/paralelo
7.5.1 Filtro FIR paralelo
p>
7.5.2 Filtro FIR semiparalelo
7.5.3 Uso del núcleo IP del compilador FIR
7.6 Filtrado FIR multicanal
7.6 .1 Conceptos básicos de los bancos de filtros
7.6.2 Principios básicos de los filtros FIR multicanal
7.6.3 Filtros FIR multicanal Implementación del grupo FPGA
7.7 Resumen de este capítulo
Capítulo 8 Tecnología de desarrollo de sistemas DSP basada en System Generator
8.1 Introducción e instalación de System Generator
8.1.1 Introducción a System Generator
8.1.2 Características principales de System Generator
8.1.3 Instalación y configuración del software System Generator
8.2 Conceptos básicos del sistema para comenzar con Generator
8.2.1 Introducción al proceso de desarrollo de System Generator
8.2.2 Conceptos básicos de Simulink
8.2.3 Herramienta de software AccelDSP
8.3 Basado en si
Diseño del sistema DSP del generador de tallo
8.3.1 Inicio rápido con System Generator
8.3.2 Tipos de señales en System Generator
8.3.3 Generación automática de código
8.3.4 Compilar el diseño de MATLAB para generar código FPGA
8.3.5 Establecimiento y uso de subsistemas
8.4 Co-simulación de hardware basada en System Generator
8.4.1 Introducción e instalación de la plataforma de co-simulación de hardware
8.4.2 Operaciones básicas de co-simulación de hardware
8.4.3 ***Operaciones de memoria compartida
p>8.5 Aplicaciones avanzadas de System Generator
8.5.1 Importación de módulos de programas HDL externos
8.5.2 Diseño de depuración en línea
8.5.3 Diseño multi-reloj en el sistema
8.5.4 Desarrollo conjunto de software y hardware
8.5.5 Técnicas avanzadas de diseño de FPGA
8.5. 6 Evaluación de recursos de diseño
8.6 Ejemplo de desarrollo: ejemplo de cosimulación basado en filtro FIR
8.7 Resumen de este capítulo
Capítulo 9 Desarrollo integrado programable basado en FPGA tecnología
9.1 Introducción al sistema integrado programable (EDK)
9.1.1 Sistema de desarrollo integrado programable basado en FPGA
9.1.2 Solución de la empresa Xilinx
p>9.2 Introducción a los componentes del sistema de desarrollo integrado Xilinx
9.2.1 Microprocesador en chip Soft Core MicroBlaze
9.2.2 Microprocesador en chip PowerPC
9.2.3 Núcleos IP y controladores de dispositivos de uso común
9.2.4 Plan de diseño del sistema
9.3 Introducción básica al software EDK
9.3. 1 Introducción e instalación de EDK
9.3.2 Proceso de implementación del diseño de EDK
9.3.3 Arquitectura de administración de archivos EDK
9.4 Operación básica del software XPS
9.4.1 Iniciar XPS
9.4.2 Usar BSB para crear un nuevo proyecto
9.4.3 Interfaz de usuario de XPS
9.4.4 XPS Estructura de directorios y plataforma de hardware
9.4.5 Agregar IP Core a XPS
9.4.6 Personalizar la IP del equipo del usuario en XPS
9.4.7 XPS Cómo para ver y utilizar las funciones de IP Core API
9.5 Operaciones avanzadas del software XPS
9.5.1 Entrada del software XPS
9.5.2 Simulación de diseño XPS
9.5.3 Utilizar el diseño EDK como subsistema del diseño ISE
9.5.4 Soporte XPS para sistemas operativos integrados
9.5.5 Implementación y descarga del proyecto XPS
9.5.6 Uso de la herramienta de depuración en línea XMD
9.5.7 Uso de ChipScope en XPS
9.5.8 Uso de la plataforma de software SDK
9.6 ¿Ejemplo de desarrollo de EDK? Controlador de interfaz DDR SDRAM
9.6.1 Principio de funcionamiento de DDR SDRAM
9.6.2 Implementación EDK del controlador DDR SDRAM
9.6.3 Depuración del controlador DDR SDRAM
9.7 Resumen de este capítulo
Capítulo 10 Tecnología de conexión de datos de alta velocidad basada en FPGA
10.1 Introducción a la función de conexión de datos de alta velocidad
10.1.1 Antecedentes de la transmisión de datos de alta velocidad
10.1.2 Solución de Xilinx para la función de conexión de alta velocidad
10.2 Lograr Serial I/ de alta velocidad gigabit O tecnologías relacionadas
10.2.1 Características y aplicaciones de las E/S serie de alta velocidad Gigabit
10.2.2 Composición del sistema de E/S serie Gigabit
10.2.3 Puntos clave de Gigabit el diseño de E/S en serie
10.3 Basado en la tecnología en serie de alta velocidad Rocket I/O
10.3.1 Introducción a la tecnología Rocket I/O
10.3.2 Protocolo Aurora
10.3.3 Arquitectura del módulo de núcleo duro Rocket I/O
10.3.4 Diseño del reloj Rocket I/O
10.3. Elementos de Rocket I/O
10.3.6 Uso del núcleo IP de Rocket I/O
10.4 Desarrollo de un controlador Gigabit Ethernet basado en Xilinx FPGA
10.4. 1 Tecnología Gigabit Ethernet
10.4.2 Solución de implementación de controlador MAC Gigabit Ethernet basada en FPGA
10.4.3 Xilinx Gigabit Ethernet MAC IP Core
10.5 Resumen de esto capítulo
Capítulo 11 Principios del análisis de tiempos y el uso de analizadores de tiempos
11.1 El papel y el principio del análisis de tiempos
11.1.1 El papel del análisis de tiempos
11.1.2 Principio del análisis de tiempos estático
11.1.3 Conocimientos básicos del análisis de tiempos
11.2 Reloj en los recursos de Xilinx FPGA
11.2.1 Recursos de reloj global
11.2.2 Segundos recursos de reloj global
11.3 Restricciones de tiempo
11.3.1 Uso Agregar restricciones de tiempo al archivo de restricciones
11.3.2 Agregar restricciones de tiempo usando el editor de restricciones
11.4 Analizador de tiempos ISE
11.4.1 Introducción al analizador de tiempos
p>11.4.2 Tipos de archivos del analizador de tiempos
11.4.3 Llamada e interfaz de usuario del analizador de tiempos
11.4.4 Uso básico del analizador de tiempos
11.4.5 Medios para mejorar el rendimiento del cronometraje
11.5 Resumen de este capítulo
Abreviaturas
Referencias