Verilog diseña un flip-flop D con reinicio asíncrono, ajuste síncrono y activación por flanco ascendente del reloj. ¿Cómo satisfacer el reinicio asincrónico y el reinicio sincrónico al mismo tiempo?
Módulo DFF (
clk,
d,
set_n,
rst_n,
q
);
Entrada clk;
Entrada d;
Entrada set_n;
entrada rst_n;
salida q;
reg q;
siempre@(posedge clk o negedge rst_n)
comenzar
if(! if(! rst_n)
q<= 1'b0;
else if(! set_n)
q<= 1'b1;
else
q<=d;
fin
endmodule