Cómo convertir el código fuente a una lista de redes cifrada en vivado

En el proyecto, configure el módulo que debe encapsularse (incluidos los submódulos) como el módulo de nivel superior. Por ejemplo, top es el módulo de nivel superior del proyecto, top llama a A. y B, y B llama a C y D. Entonces el módulo B y los módulos siguientes deben cifrarse como un todo, es decir, encapsularse en una lista de red. En este momento, B debe configurarse como el módulo de nivel superior.

Paso 2: Establecer las condiciones de composición

1. Seleccione completo en jerarquía plana. Ingrese -mode out_of_context en Más opciones

Paso 3: Síntesis

Ejecute el paso de síntesis en el proyecto y abra la síntesis una vez completada. Una vez completada la composición, ábrala.

Paso 4: Generar edf

Aquí, a diferencia de usar quartus, necesitas generar el edf escribiendo un script. edf

Paso 5: Generar el archivo v de llamada

Suponiendo que la versión de Vivado es anterior a 2017.4, ingrese el siguiente comando:

write_verilog -mode port F:/ FPGA/abc_stub.v

Después de 2018.1:

write_verilog -mode synth_stub F:/FPGA/abc_stub.v