El núcleo IP de programación de Verilog utiliza xilinx ISE

Joven, primero que nada, cometiste un error, .ce(cout) en la creación de instancias.

Este ce significa habilitar el reloj, que está en el proceso de generar el núcleo IP. Esta opción solo está disponible después de configurar esta opción. Se llama activación de reloj. Es una señal de control de entrada, no una salida.

Sin embargo, esto solo provocará una advertencia y no provocará que los datos. Los resultados de la simulación deberían ser Conecte esta señal a Z, pero aún hay dudas

Le sugiero que elimine el módulo que llama al núcleo IP y use un núcleo desnudo, que también se puede simular. generas directamente el archivo TEST y verás cuáles son entradas y cuáles son salidas, y luego proporcionas las entradas, debe haber salidas

Luego escribes el módulo para llamar al núcleo IP y luego realizar TEST, paso a paso.

Si cree que la respuesta es aceptable, simplemente acéptela. Si no entiende nada, puede continuar preguntándome. Recientemente, me quedé sin Baidu Fortune para verificar los documentos, así que lo hago. haciendo tareas. Si lo aceptas, obtendré una recompensa difícil