¿Cuál es la diferencia entre Verilog HDL y VHDL?

Ambos lenguajes son lenguajes de descripción de hardware utilizados para el diseño de sistemas electrónicos digitales, y ambos ya son estándares IEEE. VHDL se convirtió en estándar en 1987 y Verilog recién en 1995. Esto se debe a que VHDL fue desarrollado por la organización militar de EE. UU. y Verilog pasó de ser propiedad privada de una empresa. ¿Por qué Verilog puede convertirse en un estándar IEEE? Debe tener sus ventajas, por lo que Verilog tiene una vitalidad más fuerte. \x0d\\x0d\Los dos tienen las mismas características: \x0d\\x0d\1. Puede abstraer formalmente el comportamiento y la estructura del circuito. \x0d\\x0d\2 Admite descripción de diseño lógico en términos de nivel y alcance. ; \x0d\\x0d\3. Puede utilizar la estructura sofisticada del lenguaje de alto nivel para simplificar el comportamiento y la estructura del circuito; tiene un mecanismo de simulación y verificación de circuitos para garantizar la exactitud del diseño; conversión de la descripción del circuito de nivel alto a nivel bajo; \x0d\\x0d\5. La descripción del hardware no tiene nada que ver con el proceso de implementación; \x0d\\x0d\6. Fácil de entender y reutilizar el diseño \x0d\\x0d\Pero ambos tienen sus propias características. Verilog HDL se lanzó hace 20 años, tiene una extensa comunidad de diseño y recursos más maduros que VHDL. Una de las mayores ventajas de Verilog es que es muy fácil de dominar. Siempre que tenga una base de programación en lenguaje C, podrá dominar esta tecnología de diseño en un tiempo relativamente corto y después de algunas operaciones prácticas en 2 o 3 meses. El diseño de VHDL es relativamente difícil. Esto se debe a que VHDL no es muy intuitivo y requiere una base en programación Ada. Generalmente se cree que se requiere al menos medio año de capacitación profesional para dominarlo. \x0d\\x0d\Las versiones actuales de Verilog HDL y VHDL difieren en su cobertura del modelado abstracto a nivel de comportamiento. En general, se cree que Verilog es ligeramente peor que VHDL en términos de abstracción a nivel de sistema, pero mucho mejor en la descripción del circuito de conmutación a nivel de puerta. \x0d\\x0d\En los últimos 10 años, la comunidad EDA ha estado discutiendo sobre qué lenguaje de descripción de hardware usar en el diseño de lógica digital. Actualmente, en los Estados Unidos, la tasa de aplicación de Verilog y VHDL en el campo de la alta. -El diseño del sistema digital es 80% y 20%; Japón, Taiwán y Estados Unidos son aproximadamente iguales, mientras que en Europa VHDL se está desarrollando mejor. Muchas empresas de diseño de circuitos integrados en China utilizan Verilog