tarea vhdl dar un diagrama de circuito y escribir un programa

¡Acabo de responder! Pueden consultar esta pregunta, ¡probablemente sea la misma pregunta para ustedes! /question/196062846.html

1: Según la pregunta, debe dividirse en cuatro módulos: un contador, dos selectores de datos y un módulo de activación.

2: La descripción del programa es la siguiente:

biblioteca ieee;

use IEEE.std_logic_1164.all;

use IEEE. std_logic_unsigned.all ;

usa IEEE.std_logic_arith.all;

entity counter_t es

genérico (ancho: entero: = 8);

puerto (datos: en std_logic_vector (ancho-1 hasta 0);

load, en, clk, rst: en std_logic;

q: fuera std_logic_vector (ancho-1 hasta 0)) ;

fin de counter_t;

el comportamiento de la arquitectura de counter_t es

recuento de señales: std_logic_vector (ancho-1 hasta 0

proceso(clk, primero)

comenzar

si primero = '1' entonces

contar <=(otros =>' 0'); --clear

elsif CLK'EVENT AND CLK='1' entonces --detección de borde ascendente

si load = '1' entonces

contar <= datos;

ELSIF en = '1' entonces

contar <= contar + 1;

END IF;

finalizar si;

finalizar proceso;

Q<=COUNT;

finalizar comportarse;

3: Como se muestra en la pregunta ¡Lo más importante es su diagrama de circuito de nivel RTL!