¿Es mejor vhdl o verilog?

VHDL se deriva de la programación ADA del ejército, mientras que verilog se deriva del lenguaje C con el que estamos familiarizados.

Por tanto, es más rápido aprender verilog y dominar toda la sintaxis en unos pocos días. Por supuesto, es solo comprensión y comprensión, y la aplicación flexible también depende de mucha práctica.

Es relativamente difícil comenzar con VHDL.

Nadie sabe si los dos son buenos o malos.

Algunas personas dicen que VHDL es la tecnología, porque tiene el modelo de programación ada, y ada se usa ampliamente en situaciones de investigación militar y científica, por lo que sus ventajas y valor son enormes.

Sin embargo, Verilog es utilizado por más personas, tiene más recursos y acumulación, y sus capacidades de descripción a nivel de sistema mejoran y se desarrollan constantemente. En el futuro, es difícil decir que será inferior. vhdl en términos de diseño a gran escala...