La diferencia entre asumir y afirmar en las afirmaciones systemverilog.

asumir se usa para verificación formal. Si la entrada es inconsistente con asumir, se producirá un error; se puede usar afirmar para verificar la exactitud del comportamiento o el momento.

La documentación del Mentor es más clara

El ejemplo 2-7 define dos puntos de corte (p y q) para explorar problemas difíciles de verificar reduciendo el problema a uno que pueda analizarse con éxito. Aserción

(atributo de afirmación (r_ eq_s)). Luego, agregando una hipótesis a esto, el atributo de hipótesis (valores_de_p), puede probar la afirmación.

Ejemplo 2-7. Punto de corte definido por el usuario dut.v

módulo dut(clk, rst, a, b, c, d, e, f);

entrada clk, primero;

entrada [31:0] a, b, c, d, e, f

cable [31:0] p, q; , r, s;

Especifique p = a * b (c - d) * (b - f) * (e*f>

Especifique q = d e f e*e f*); f a*a;

asignar r = (p 1) (q - 1) p;

asignar s = 2*p q;

propiedad r_eq_s;

@(posedge clk) deshabilitar iff (rst) r==s;

endproperty

valores de propiedad_de_p;

@(posedge clk ) deshabilitar iff (rst) p==3 || p==4 || p==5;

endproperty

afirmar propiedad (r_eq_s);

asumir propiedad (valores_de_p);

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