¿Qué son las empresas de diseño serdes?

Los productos actualmente disponibles en el mercado son básicamente productos de empresas extranjeras. En septiembre de 2008, Texas Instruments lanzó un chip SerDes TLK3134 de cuatro canales que puede alcanzar una velocidad de transmisión de datos bidireccional punto a punto de 30 Gbps. El chip integra un limpiador de fluctuaciones de reloj y admite un amplio ancho de banda de datos de 600 Mbps a 3,75 Gbps por serie. Canal, se puede configurar de forma flexible como transceptor XAUI o 10G FC. Avago Technologies, otro fabricante que proporciona dispositivos de interfaz analógica para comunicaciones, aplicaciones industriales y de consumo, anunció en 2009 que implementaría SerDes de 25 Gbps en el proceso CMOS de 40 nm. Los SerDes de 17 Gbps basados ​​en el proceso CMOS de 65 nm que lanzó en 2007, cada uno de ellos operativo. La velocidad de cada canal es de hasta 12,5 Gbps. A finales de 2009, los envíos de productos SerDes de Avago Technologies habían alcanzado los 95 millones de canales. Además de los chips SerDes independientes con excelente rendimiento, también hay una gran cantidad de productos centrales SerDes IP en el mercado.

Con la aplicación de la fibra óptica en las comunicaciones, la velocidad de comunicación que puede transportar el canal ha alcanzado los GHz, convirtiendo la velocidad de recepción del extremo receptor en el principal cuello de botella que limita la velocidad de comunicación. Por lo tanto, la investigación sobre circuitos de recuperación de datos de reloj de alta velocidad es un punto de investigación actual en el campo de las comunicaciones. En la actualidad, los circuitos de recuperación de datos de reloj son principalmente circuitos integrados analógicos y digitales, y sus frecuencias pueden alcanzar decenas de GHz. Debido a la programabilidad, el bajo costo, el ciclo de diseño corto y la creciente capacidad y velocidad de los dispositivos FPGA, las aplicaciones en el campo digital han tendido gradualmente a reemplazar los circuitos integrados digitales y se han utilizado ampliamente como núcleo de control de los sistemas digitales.

Los tres principales fabricantes de FPGA han integrado núcleos duros SerDes en sus FPGA de alta gama. Lattice lanzó un producto FPGA con SerDes integrado en marzo de 2009. Cuando el producto funciona a una velocidad de 3,2 Gbps, el consumo de energía es. nominal de 90 mW por canal. El transceptor SerDes IP core Rocket IOTM desarrollado por Xilinx también se usa ampliamente en su FPGA de alta gama, brindando a los usuarios soluciones FPGA compatibles con XAUI, PCI Express, Serial RapidIO y otras especificaciones, y ha recibido una buena respuesta del mercado.

El núcleo duro de SerDes es un arma poderosa para que los FPGA de alta gama impacten el mercado, y para los FPGA de gama baja, el SerDes suave es una muy buena dirección de investigación. Debido a las razones anteriores, muchos sistemas de comunicación de alta velocidad implementados con FPGA de gama baja deben usar circuitos integrados de recuperación de datos de reloj dedicados adicionales. Esto no solo aumenta el costo, sino que también causa interferencias, integridad de la señal, etc. debido a la alta velocidad expuesta. Cableado de PCB. Problema muy grave. Si se puede implementar un circuito de recuperación de datos de reloj de alta velocidad en una FPGA de gama media a baja, se puede reducir el costo y mejorar el rendimiento de todo el sistema de circuito.

La investigación de Lattice sobre la implementación de softSERDES en sus FPGA de gama baja es más extensa que la de otros fabricantes de FPGA. Su investigación sobre comunicaciones seriales de alta velocidad en productos FPGA de gama baja es lo que logró inmediatamente después de ingresar al mercado. Una condición importante para un mejor mercado es que otros fabricantes de FPGA tienen menos diseños que involucran puertos serie de alta velocidad en FPGA de gama baja. Esto proviene principalmente de la verificación del diseño realizada por empresas de terceros, pero la velocidad de comunicación generalmente no es alta.

Lattice implementó softSerDes en su ECP2 debido a la limitación de que su IO no tiene señales diferenciales y las señales unipolares son demasiado ruidosas por encima de 100MHz, por lo que su prueba es en la misma placa a 200MHz.