Ayuda con programación VHDL, ¡urgente! ! ¡Esperando respuestas en línea! !

biblioteca ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned. todos;

el recuento de entidades8 es

puerto(clk: en std_logic;

clken: en std_logic;

aclr: en std_logic;

sload: en std_logic;

d: en std_logic_vector(7 hasta 0);

q: fuera std_logic_vector(7 hasta 0));

la cadena de arquitectura de count8 es

señal cnt: std_logic_vector(7 downto 0);

comenzar

proceso(clk, clken, aclr, sload , d, cnt)

comenzar

si aclr = '0' entonces

cnt lt;= (otros =gt; '0'); p>

elsif clk'event y clk = '1' entonces

si clken = '1' entonces

si sload = '1' entonces

cnt lt; = d;

else

cnt lt; = cnt '1'; finalizar si ;

finalizar si;

finalizar proceso;

q lt;= cnt;

finalizar str;

restablecimiento de nivel bajo de aclr