Siempre cometo este error cuando practico el programa Quartus verilog del libro.
Aquí hay dos programas, que se pueden escribir y simular en modelsim respectivamente. Puede ver el diagrama de forma de onda para verificar el programa.
Si estás en QUartus, simplemente escribe el siguiente programa y compílalo. No debería haber errores.
Comparación de módulos (igual, a, b);
Entrada a, b;
Salida igual
Asignación igual = ( a==b)? 1:0;
Módulo terminal