Genera señal de reloj de 100 kHz mediante programación VHDL

sistema de hardware

debe tener un oscilador como

señal de reloj principal

, la FPGA no puede oscilar por sí sola.

Con la señal de reloj maestro, puede generar una señal de reloj de 100 kHz configurando un PLL en la FPGA. También puede describir un

divisor

que divide la señal del reloj principal para generar una señal de reloj de 100 kHz.