Código fuente del complemento Vhdl

Cuando cnt=1 x1 else

Cuando cnt=2 x2 else

Cuando cnt=3 y0 else

y1 cuando CNT = 4 else(others = gt; '0');

¿Hay algún problema aquí?

tmpb: STD_logic_vector(4 hasta 0);

y0, y1: en std_logic_vector(8 hasta 0);

tmpb El número de bits es diferente del número de bits para las señales y0 e y1.