Los principiantes tienen problemas con la programación de Verilog en la plataforma abierta quartus. El código es el siguiente, el error es el siguiente, pero no sé cómo modificarlo. Por favor dame algún consejo, gracias.
if (f==14'b0000000000000) en2=0, clr2=0
si no (0lt; flt;=14'b00001111100111)en2=1, clr2=1 ;
si no (14'b0000111111lt;=flt;=14'b10011100010000)en2=0, clr2=1;
Cambiar coma a punto y coma