Problema al generar la biblioteca rom en quartus2 Error (10500): error de sintaxis VHDL en rom.vhd(15) cerca del texto ")";.

1. Hay una coma adicional en el lado derecho de la última línea y falta un endif. Debe haber 9 endifs en el código correspondiente a ***9 ifs, pero solo 8 números.

2, CONSTANTrom_length: NATURAL: =256; SU***YPErom_wordISSTD_LOGIC_VECTOR(rom_width-

3, "0010110", "00001011", "11110000", "00000010", " 00000000", "00010001",

4, "11110000", "0000000110", "00000000", "00110001", "0000000111"); endrom;

Extensión: usar esquema , diagrama de bloques, VerilogHDL, AHDL y VHDL Capacidad para completar la descripción del circuito y guardarlo como un archivo de entidad de diseño, edición de conectividad del plano de planta del chip (circuito);

El enfoque de diseño incremental de LogicLock permite a los usuarios construir y optimizar sistemas y luego agregar módulos posteriores con poco o ningún impacto en el rendimiento del sistema original; potentes herramientas de síntesis lógica; simulación funcional de circuitos completos y herramientas de simulación lógica secuencial; análisis de temporización y análisis de retardo de ruta crítica.

El análisis lógico integrado se puede realizar utilizando la herramienta de análisis lógico SignalTap II, que admite agregar y crear archivos fuente de software y vincularlos para generar archivos de programación, y también puede usar compilación combinada para completar todo el diseño en proceso de una sola vez.

Localice automáticamente errores de compilación, eficientes herramientas periódicas de programación y verificación, lea archivos de lista de red EDIF estándar, archivos de lista de red VHDL y archivos de lista de red Verilog, y genere listas de red VHDL utilizadas por archivos de software EDA de terceros y archivos de lista de red Verilog.

Enciclopedia Baidu-Quartus II