Verilog HDL diseña un contador ascendente/descendente decimal de 20 bits con funciones de configuración, borrado y conteo. Ver programas fuente, diagramas de circuitos de simulación y diagramas de formas de onda.
La proporción es 3. Comience a contar. 9 y la salida 10. 1100 está conectada a la señal QCQD1. Utilice esta señal para controlar la señal de control del valor preestablecido. El terminal de entrada de DCBA0011 (3) ingresa directamente al terminal de salida de 9 y emite directamente el terminal de entrada de 9. Salta directamente al preajuste 3 de los 10 originales y continúa contando.
El pin 60 hexadecimal utiliza dos chips de bits en cascada 76161 para conectarse a QAQD con 1001 (9), conecta 10 terminales de entrada CP para implementar el transporte. y utiliza señales para pasar a través de flip-flops sin puerta y sincronizar El preestablecido 0000 del LDDCBA preestablecido está conectado para realizar el conteo de acarreo de 9 CP y saltar a 0. El chip de diez bits utiliza la función de borrado asíncrono 0110 (6 ) Utilice la señal QCQB1 para conectarse al control de compensación sin contacto RD, 60 es 0 y 0 es 0-59 extremos de la cuenta