Pequeño problema de Verilog hdl con el sumador completo (quartus)

1. Tienes una lógica combinacional modular, puedes agregar clk y convertirla a lógica temporizada, compilarla y verla.

2. Para el código que tienes ahora, mira el diagrama técnico y cómo la FPGA implementa tu código internamente.

3. Combinado con el manual de parámetros de velocidad del chip, compare las formas de onda de entrada y salida de cada componente interno con las formas de onda del software de simulación.

Cuando empiezas a aprender, esta etapa es muy crítica. Deberías pensar más y experimentar más. Piense en el propósito de cada parte de los componentes internos de la FPGA y cómo se relaciona con el código. Obtenga más información sobre las restricciones de tiempo y realice experimentos en profundidad sobre las restricciones de tiempo de SDRAM y sus fenómenos.

Espero que esto ayude.

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