Programación en lenguaje Vdhl
El proceso es el siguiente:
Biblioteca IEEE
Usar IEEE. STD_LOGIC_1164. Todos;
Utiliza IEEE. STD_LOGIC_ARITH. Todos;
Utiliza IEEE. STD_LOGIC_UNSIGNED todo;
La entidad xuan21 es
Puerto (alarma, a, b: en std_logic;
y: fuera STD _ logic
);fin de Xuan 21;
Una de las estructuras de Xuan 21 es
Inicio
Proceso (alarma, a, b)
Inicio
Si alarma='0 ', entonces y & lt= a; de lo contrario y & lt= b
Finalizar
Finalizar el proceso;
Fin uno;
La forma de onda de simulación es la siguiente: 12:
Figura 12
(2) Elija uno de los tres:
El diagrama del módulo se muestra en la Figura 13. Se utiliza para seleccionar la hora de sincronización normal y la visualización de la hora de la alarma; la entrada de alarma es la clave. Cuando no se presiona el botón de alarma, el selector de respaldo seleccionará la salida para mostrar los resultados de sincronización normal; de lo contrario, cuando se presione el botón de alarma, el selector seleccionará la salida para mostrar la hora de la alarma.
Figura 13
El proceso es el siguiente:
Biblioteca IEEE
Usar IEEE. STD_LOGIC_1164. Todos;
Utiliza IEEE. STD_LOGIC_ARITH. Todos;
Utiliza IEEE. STD_LOGIC_UNSIGNED todo;
La entidad x213 es
Puerto (alarma: en std_logic;
y:out STD _ logic _ vector (3 hasta 0);
a, b: en STD _ logic _ vector (3 hasta 0));
end x 213
Una de las arquitecturas de x213 es
Iniciar
Proceso (alarma, a, b)
Iniciar
Si alarma='0 ', entonces y & lt= a ; De lo contrario y & lt= b;
Finalizar si;
Finalizar proceso
Finalizar uno
Los resultados de la simulación son los siguientes; sigue: 14:
Figura 14
8. Hora horaria y alarma:
El diagrama del módulo se muestra en la Figura 15. A los 59 minutos y 51 segundos, 53 segundos, 55 segundos y 57 segundos, el altavoz recibe una señal de graves de 512 Hz, y a los 59 minutos y 59 segundos, el altavoz recibe una señal de agudos de 1024 Hz. El sonido duró 1 segundo y terminó en 1024Hz. Cuando la hora del sistema sea la misma que la hora de la alarma, proporcione al altavoz una señal aguda de 1024 Hz. El tiempo de alarma es de un minuto.
Figura 15
El proceso es el siguiente:
Biblioteca IEEE
Usar IEEE. STD_LOGIC_1164. Todos;
Utiliza IEEE. STD_LOGIC_ARITH. Todos;
Utiliza IEEE.
STD_LOGIC_UNSIGNED todos;
El sonido de la entidad es
Puerto (hou1,huo0,min1,min0,sec1,sec0,hh,hl,mh,ml:STD_logic_vector(3 hasta 0) ;
in_1000, in_500:in STD_logic;
q:out STD_logic);
Fin del discurso;
Uno de los sonidos del edificio es
Inicio
Proceso(min1, min0, sec1, sec0)
Inicio
si min1="0101 "y min0= "1001 "y sec1="0101 "entonces
si sec0="0001 "o sec0="0011 "o sec0="0101 "o sec0="011 "
Entonces q & lt= en _ 500
elsif sec 1 = "0101" y sec0="1001 "Entonces q & lt= en _ 1000
else q & lt='0'; ;
Finalizar si;
else q & lt='0';
Finalizar si;
Si min1=mh y min0 =ml y hou1=hh y huo0=hl, entonces
q & lt= en _ 1000;
Finalizar si;
Finalizar el proceso;
Fin uno;
La forma de onda de simulación es la siguiente: 16.
Figura 16
9. Diagrama superior:
Tercero, sentimientos
A través de este diseño no solo revisé los conocimientos previos, y también profundicé mi comprensión de EDA, lo que hizo que me interesara más en EDA. Especialmente cuando cada submódulo se escribe y depura con éxito, me siento muy feliz. Sin embargo, nos encontramos con muchos problemas al dibujar el esquema de nivel superior. El mayor problema es que los archivos VHD de cada módulo y los dispositivos generados no se colocan en la carpeta del archivo de nivel superior. El diseño del programa no es lo suficientemente completo y el programa no está escrito en combinación con cada modo y experimento. placa, por lo que lleva mucho tiempo pensar en ello. Escribir el circuito decodificador. En la simulación de formas de onda, también existen algunas dificultades cuando los resultados deseados no se muestran correctamente en la forma de onda.
: En el módulo de división de frecuencia, después de configurar la señal del reloj de entrada, solo existe el resultado de la frecuencia de dos divisiones, y la otra frecuencia de tres divisiones siempre no tiene respuesta. Más tarde, después de decenas de depuraciones, se descubrió que el rango de señal requerido era demasiado grande y el valor inicial de la señal era aleatorio, lo que hacía imposible obtener los resultados deseados. También hay algunos diagramas de simulación que no producen ninguna forma de onda y, sin importar cómo se ajusten, luego se descubre que la ruta es incorrecta y no puede haber caracteres chinos en la ruta. ¡Son los detalles los que determinan el éxito o el fracaso! En general, el reloj digital diseñado esta vez tiene bastante éxito y me da una sensación de logro. Finalmente, siento que los conocimientos que aprendo habitualmente tienen valor práctico y logran el propósito de integrar la teoría con la práctica. No sólo aprendí muchos conocimientos, sino que también ejercité mis habilidades, dándome una comprensión más clara del futuro y más confianza en el futuro.
Cuatro. Referencias:
1. Pan Song, Wang Guodong, Tutorial práctico de VHDL [M]. Chengdu: Prensa de la Universidad de Ciencia y Tecnología Electrónica de China, 2000. (1)
2. Editor en jefe Cui Jianming, tecnología de simulación EDA eléctrica y electrónica. Beijing: Prensa de Educación Superior, 2004.
3. Editor en jefe Li Yan, "Introducción y mejora de la tecnología EDA" Wang Xing Xi'an: Prensa de la Universidad de Ciencia y Tecnología Electrónica de Xi'an, 2005.
4. Editado por Hou Jihong y Li Xiangdong, Tutorial de tecnología práctica de EDA. Beijing: China Electric Power Press, 2004.
5, editor jefe Shen Mingshan, Capacitación en tecnología EDA y aplicaciones de dispositivos programables Beijing: Science Press, 2004.
6. Lenguaje de descripción de hardware VHDL y diseño de circuitos lógicos digitales. Xi: Prensa de la Universidad de Ciencia y Tecnología Electrónica de Xi'an, 1997.
7. Xin, Lenguaje de descripción de hardware VHDL, Beijing: National Defense Industry Press, 2002. Eso es todo.