Lenguaje VHDL: diseñe un sumador completo utilizando declaraciones de casos

Supongamos que A y B son dos operandos estándar, c_in es el acarreo desde el bit bajo al estándar, sum es la suma estándar, c_out es el acarreo desde el bit estándar al alto, ambos son std_logic. Las entradas son variables de tipo std_logic_vector declaradas en el cuerpo del proceso. Solo se enumera el código para la parte de descripción del comportamiento, que debe empaquetarse en declaraciones paralelas con declaraciones de proceso:

Entrada: = c _ in ampb ampa;

La entrada del caso es

Cuando "000" = >sum lt= '0'; c_out lt= '0';

Cuando " 001 " | " 010 " | 100 " = >; lt= '1'; c _ out lt= '0';

Cuando " 011 " | " 110 " | " 101 " = >; 1';

Cuando "111" = >sum lt= '1'; c_out lt= '1';

Cuando otros = gtsum lt= '-'; lt= '-';

Fin de caso;