Respuesta de cuatro vías de programación Verilog HDL, ¡ayuda! ! ! ! !
Escrito de forma casual.
Como siempre, no depurado, pero ISE11.4 completo y libre de errores
`timescale 1ns / 1ps
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// Empresa:
// Ingeniero:
/ /
// Fecha de creación: 21:42:14 08/07/2010
// Nombre del diseño:
// Nombre del módulo: siluqiangdaqi
/ / Nombre del proyecto:
// Dispositivos de destino:
// Versiones de la herramienta:
// Descripción:
//
// Dependencias:
//
// Revisión:
// Revisión 0.01 - Archivo creado
// Comentarios adicionales:
//
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módulo siluqiangdaqi(clk, es, Entrada1, Entrada2, Entrada3, Entrada4, Entrada5, LED1, LED2, LED3, LED4, LED
);
entrada clk;
entrada en;
entrada Entrada1, Entrada2, Entrada3, Entrada4, Entrada5;
salida LED1, LED2, LED3, LED4, LED ;
reg LED1, LED2, LED3, LED4;
reg[8:0]LED;
reg inputflag;
siempre @(posedge clk)
comenzar
if(en==1)
comenzar
si(Entrada5==1)
comenzar
LED1=0
LED2=0
LED3=; 0;
LED4=0 ;
LED=8'B11111100;
inputflag=0;
fin
else
comenzar
si(inputflag==0)
comenzar
si(Input1==1)
comienzo
LED1=1;
LED=8'b011000000;
inputflag=1;
fin
si no(Entrada2==1 )
comenzar
LED2=1;
LED=8'b11011000;
inputflag=1;
fin
si no(Input3==1)
>
comienzo
LED3=1;
LED=8'b11110010;
inputflag=1;
fin
si no(Entrada4==1)
comenzar
LED4=1;
LED=8'b01100110;
inputflag=1;
fin
fin
else
comenzar
fin
fin
fin
otro
comenzar
LED1=0;
LED2=0;
LED3=0;
LED4=0
LED=8'B11111100
inputflag=0;
fin
fin
endmodule