La FPGA xc2v2000 de Xilinx tiene 16 pines de reloj
65M
Es mejor mirar ejemplos de aplicaciones.
El reloj se divide en reloj global gclk y rhclk, lhclk
La siguiente es la interpretación en inglés:
Ya sea un pin de E/S de usuario o un pin de solo entrada, o una entrada a un controlador de búfer de reloj específico
Cada paquete tiene 16 relojes globales. entradas que opcionalmente sincronizan el
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dispositivo completo. Las entradas RHCLK opcionalmente sincronizan la mitad derecha del
dispositivo. Las entradas LHCLK opcionalmente sincronizan la mitad izquierda del. algunos
de los pines de reloj se comparten con los pines de configuración de doble propósito y
se consideran de tipo DUAL. Consulte la sección Infraestructura de reloj en
IO_Lxxy_#/GCLK[15:10, 7:2]
IP_Lxxy_#/GCLK[9:8, 1: 0]
IO_Lxxy_#/LHCLK[ 7:0]
IO_Lxxy_#/RHCLK[7:0]