Red de conocimiento informático - Problemas con los teléfonos móviles - Rendimiento principal de la serie STC12C5A08S2 de STC12C5A08S2

Rendimiento principal de la serie STC12C5A08S2 de STC12C5A08S2

●Alta velocidad: 1 reloj/ciclo de máquina, núcleo 8051 mejorado, 8~12 veces más rápido que el 8051 normal

●Amplio voltaje: 5,5~3,3V, 2,2~3,6 V ( Serie STC12LE5A60S2)

●Agregue un segundo pin de función de reinicio (reinicio altamente confiable, voltaje de umbral de reinicio ajustable, frecuencia lt; cuando 12 MHz, esta función no es necesaria) ●Agregue un circuito de detección de apagado externo, que puede ser Cuando se apaga la energía, los datos se guardan en EEPROM a tiempo y no hay necesidad de operar la EEP durante el funcionamiento normal

●Diseño de bajo consumo de energía: modo inactivo, descifrado de chip HOLTEK (puede ser despertado por cualquier interrupción)

●Diseño de bajo consumo de energía: modo de apagado (puede ser despertado por una interrupción externa), puede admitir flanco descendente/ascendente y activación remota

●: 0~35MHz, equivalente al 8051 ordinario: 0~420MHz

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●Reloj: cristal externo u oscilador RC interno opcional, configurado cuando el ISP descarga el programa de usuario de programación

●8/16/20/32/40/48/52/56/ 60/62K bytes de memoria de programa Flash en el chip, más de 100.000 veces de borrado

●1280 bytes de datos RAM en el chip memoria

●Función EEPROM en chip, tiempos de borrado más de 100.000 veces

●ISP/IAP, programable en el sistema/programable en la aplicación, no requiere programador/emulador

●8 canales, ADC de alta velocidad de 10 bits, velocidad de hasta 250.000 veces/segundo, PWM de 2 canales también se puede utilizar como D/A de 2 canales

●2- unidad de captura/comparación de canales (PWM/PCA/CCP), --- también se puede utilizar para implementar 2 1 temporizador o 2 interrupciones externas (admite interrupción de flanco ascendente/descendente)

●4 16 bits temporizadores, compatible con el temporizador T0/T1 8051 ordinario, PCA de 2 canales realiza 2 temporizadores

●Función de salida de reloj programable, T0 emite el reloj en P3.4, T1 emite el reloj en P3.5 y BRT genera el reloj en P1.0

●Control de hardware (WDT)

●Puerto de comunicación serie SPI de alta velocidad

●Puerto serie asíncrono full-duplex (UART), compatible con el puerto serie 8051 ordinario

●Estructura de conjunto de instrucciones avanzadas, compatible con el conjunto de instrucciones 8051 ordinario, con instrucciones de multiplicación/división de hardware

●Puertos de E/S generales ( 36/40/44), después del reinicio: puerto cuasi bidireccional/pull-up débil (puerto de E/S tradicional 8051 ordinario) se puede configurar en cuatro modos: puerto cuasi bidireccional/pull-up débil, push-pull/fuerte pull-up, solo entrada/alta impedancia, drenaje abierto La capacidad de activación de cada puerto de E/S puede alcanzar los 20 mA, pero el chip completo no debe exceder los 100 mA.