Verilog escribe un contestador automático para cuatro personas

módulo dj(a, b, c, d, clk, res, led1, led2, led3, led4

entrada a, b, c, d

entrada clk, res;

salida led1, led2, led3, led4;

reg led1, led2, led3, led4;

reg k ;

siempre @(clk)

comenzar

if(res==0) ​​​​

comenzar

led1lt;=0;

led2lt;=0;

led3lt;=0;

led4lt;=0;

klt; =0;

fin

otro

comenzar

si(k==0)

comenzar

if(a)

comenzar

led1lt;=1;

klt;=1;

finalizar

else

if(b)

comenzar

led2lt;=1;

klt; =1 ;

fin

más

if(c)

comienzo

led3lt;=1;

klt;=1;

fin

if(d)

comienzo

led4lt; =1;

klt;=1;

fin

fin

fin

fin

módulo final