Usa y aprecia la "Teoría de la espada del volcán": una breve introducción al uso de las tres armas mágicas de los ingenieros de DFT.

Usa y aprecia la "espada del volcán": una breve introducción al uso de las tres armas mágicas de los ingenieros de DFT

2014-12-17 Kevin BriteASIC

Como todos sabemos, los chips se componen principalmente de tres partes.

Ejemplo de chip: vea la imagen a continuación

1. Interfaz con placa de circuito y otros chips - IO pad

2. Espacio para almacenar programas - ram y rom

3. Construya los componentes básicos de los circuitos lógicos: unidades lógicas estándar.

Todo el trabajo de nuestros ingenieros de DFT tiene un solo propósito: diseñar e insertar circuitos digitales y probar la fabricación. calidad de todo el chip. Descarte los chips que no tengan defectos de fabricación.

Para las tres partes del chip, nuestros ingenieros de DFT tienen tres armas mágicas:

Arma mágica uno: tecnología BSCAN: prueba IO pad, las principales herramientas de implementación son Mentor-BSDArchit , sysnopsy -BSD Compiler;

Arma mágica dos: tecnología MBIST - test mem, las principales herramientas de implementación son MBISTArchitect de Mentor y Tessent mbist;

Arma mágica tres: tecnología ATPG-- test std-logic, las principales herramientas de implementación son: TestKompress de Mentor y synopsys TetraMAX se utilizan para generar ATPG, y el compilador DFT de synopsys se utiliza principalmente para insertar la cadena de escaneo.

Los tres tipos de licencias de herramientas anteriores son relativamente costosos, especialmente las herramientas ATPG. Muchas empresas de circuitos integrados solo tienen unas pocas y, a menudo, no pueden obtener licencias cuando ejecutan casos, por lo que todos solo pueden "usarlas y apreciarlas". " .

La siguiente es una introducción a los principios de uso de la herramienta:

Herramienta ATPG

Insertar escaneo:

1. Aunque el El libro de texto presentará muchas cosas. Existe un tipo de DFT DRC, pero en el diseño real, el 95% del trabajo es reparar la violación de DRC de scan_clk y scan_reset;

2. El método de reparación de clk/reset La infracción es principalmente usar DC para insertar mux, el propósito es hacer que funcione en scan_mode clk y el reinicio está controlado por el chip scan_clk y el pad scan_reset. Al mismo tiempo, ATE utilizará scan_clk y scan_reset pad para excitar el chip;

3. Al insertar el escaneo, las violaciones de DRC que el compilador DFT debe reparar son D1/D2/D3/D9;

4. Al realizar un diseño DFT de nivel de chip completo, debe insertar mux en el extremo OEN/IE/REN del panel IO de scan_in, scan_out, scan_reset y scan_clk para controlar la entrada y salida. direcciones de la almohadilla.

Generación y simulación de patrones Atpg:

1. Todos los módulos de simulación, como PLL, POR, etc., generalmente están configurados en caja negra y sus componentes internos no se pueden probar con ATPG;

2. Los registros de control del chip clk, power y reset generalmente no se colocan en scan_chain para evitar cambiar el estado de funcionamiento del chip debido a la acción del registro durante la prueba;

3. Considere el dominio de energía. Generalmente, se debe garantizar que todos los dominios de energía estén encendidos durante la prueba de escaneo y que cada unidad estándar digital pueda probarse.

4. Si existe; es un pad IO analógico, generalmente debe enmascararse al generar el patrón. Debido a que no son digitales, las herramientas ATPG no pueden controlarlos;

5. La industria generalmente usa DC para insertar OCC (reloj en chip). Módulos para implementar circuitos de prueba de escaneo a velocidad.

Herramienta MBIST

Actualmente, MBISTArchi se usa con más frecuencia, pero Tessent MBIST se generalizará en el futuro. La razón es que Mentor anunció en 2013 que MBISTArchi ya no brindará soporte técnico y que la tecnología Tessent MBIST es más avanzada.

1. El diagnóstico debe considerarse en todos los diseños MBIST. Agregue un circuito de diagnóstico para facilitar el diagnóstico de fallas de memoria, lo que mejorará en gran medida el rendimiento durante la producción en masa del chip.

2. Debido a la cooperación entre ARM y Mentor, los núcleos ARM superiores a Coretex-A9 tienen una participación; -Interfaz de bus Puede admitir Tessent Mbist, que puede realizar pruebas de alta velocidad y acceso a la memoria central ARM, y también mejora el rendimiento de la CPU ARM;

3. Tessent MBIST usará JTAP y solo. ocupar TCK/TMS/TDO /TDI/TRST tiene cinco pads y utiliza menos recursos de pad que MBISTArich.

Herramienta BSCAN

1. Todas las E/S analógicas no se pueden probar con bscan en general, no agregue bscan_cells

2. Todos los pads digitales que deben probarse; OEN/IE/REN debe controlarse conectando mux en bscan_mode;

3. El PU/PD de todos los pads digitales que deben probarse en bscan_mode generalmente debe conectarse para controlarse. por mux, asegurándose de que esté bajo bscan_mode., PU y PD=0, para poder pasar la simulación de prueba bscan HIGHZ;

4. Todas las instrucciones obligatorias de JTAG, como IDCODE y EXIST, deben implementarse en el circuito bscan, especialmente BYPASS.

Entonces, con respecto al uso de las herramientas DFT, Kevin dio algunas ideas y pidió a sus amigos que hablaran libremente.

1) ¿Cómo utilizar la herramienta ATPG de diseño de capacidad de prueba para implementar pruebas a velocidad?

2) ¿Cómo utilizar la herramienta BSCAN para implementar pruebas de PLL?

3) ¿Utilizar Tessent MBIST para implementar pruebas de velocidad?

4) ¿Qué puertos en el pad conectará la herramienta BSCAN a la celda bscan?