Usando la programación Verilog, ¿cómo ver los resultados de $displayb({a, b}) en modelsim?

El resultado se puede ver en la ventana de la consola a continuación.

VerilogHDL es un lenguaje de descripción de hardware que describe la estructura y el comportamiento del hardware del sistema digital en forma de texto. Puede usarse para representar diagramas de circuitos lógicos, expresiones lógicas y también las funciones completadas por los sistemas lógicos digitales. función lógica.

VerilogHDL y VHDL son dos de los lenguajes de descripción de hardware más populares del mundo, ambos desarrollados a mediados de los años 80. El primero fue desarrollado por Gateway Design Automation (que fue adquirida por Cadence en 1989). Ambos HDL son estándares IEEE.

A principios de la década de 1990, se estableció la organización Open Verilog International (OVI) (ahora Accellera) y Verilog se abrió al dominio público.

En 1992, la organización buscó incorporar Verilog al estándar del Instituto de Ingenieros Eléctricos y Electrónicos. Con el tiempo, Verilog se convirtió en el estándar 1364-1995 del Instituto de Ingenieros Eléctricos y Electrónicos, comúnmente conocido como Verilog-95.